JPH0682631B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0682631B2 JPH0682631B2 JP2066684A JP6668490A JPH0682631B2 JP H0682631 B2 JPH0682631 B2 JP H0682631B2 JP 2066684 A JP2066684 A JP 2066684A JP 6668490 A JP6668490 A JP 6668490A JP H0682631 B2 JPH0682631 B2 JP H0682631B2
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- contact hole
- film
- diffusion layer
- insulating film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4451—Semiconductor materials, e.g. polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
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- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関するものであり、特
に、単結晶Al配線及びそのコンタクト形成に使用される
ものである。
に、単結晶Al配線及びそのコンタクト形成に使用される
ものである。
（従来の技術） 従来の半導体装置において、通常用いられているコンタ
クト及び配線の形成方法について、その主な工程を以下
第２図を用いて説明する。
クト及び配線の形成方法について、その主な工程を以下
第２図を用いて説明する。
先ず第２図（ａ）に示す如く、例えばｐ型の半導体基板
21上に選択酸化法によって素子分離領域22を形成し、そ
の後素子領域上に、熱酸化法によってゲート酸化膜23を
10nm程度形成する。その後、例えばｎ型にドープされた
多結晶シリコンを200〜300nm程度堆積した後、写真蝕刻
法を用いて所定形状に形成して、ゲート電極24とする。
さらにその後このゲート電極をマスクとして自己整合的
に拡散層25を、例えばAsを、50keVの加速エネルギー
で、５×1015cm-2程度イオン注入する事によって形成す
る。その後層間絶縁膜26として、例えばSiO2を化学気相
成長法によって500〜1000nm程度堆積する。
21上に選択酸化法によって素子分離領域22を形成し、そ
の後素子領域上に、熱酸化法によってゲート酸化膜23を
10nm程度形成する。その後、例えばｎ型にドープされた
多結晶シリコンを200〜300nm程度堆積した後、写真蝕刻
法を用いて所定形状に形成して、ゲート電極24とする。
さらにその後このゲート電極をマスクとして自己整合的
に拡散層25を、例えばAsを、50keVの加速エネルギー
で、５×1015cm-2程度イオン注入する事によって形成す
る。その後層間絶縁膜26として、例えばSiO2を化学気相
成長法によって500〜1000nm程度堆積する。
次にこの層間絶縁膜26を写真蝕刻法により所定形成に開
口し、拡散層及びゲート電極と、その後形成される金属
配線との接続孔となるべきコンタクトホール27を形成す
る。その後第２図（ｂ）に示す如く金属配線として例え
ばAl膜28をスパッタ法によって500nm程度蒸着し、これ
を第２図（ｃ）に示す如く写真蝕刻法によって所定形状
に形成して金属配線を得る。
口し、拡散層及びゲート電極と、その後形成される金属
配線との接続孔となるべきコンタクトホール27を形成す
る。その後第２図（ｂ）に示す如く金属配線として例え
ばAl膜28をスパッタ法によって500nm程度蒸着し、これ
を第２図（ｃ）に示す如く写真蝕刻法によって所定形状
に形成して金属配線を得る。
（発明が解決しようとする課題） 上記の如き方法により形成した半導体装置においては、
金属配線28としてスパッタ蒸着による多結晶Alを用いて
いる為に、エレクトロ・マイグレーションやストレス・
マイグレーションに対する耐性が乏しいという問題があ
る。又、これらの問題に対する信頼性を改善する為に、
W,Mo,Cu等の高融点金属を配線として用いる方法も考え
られるが、それらの材料の比抵抗がAlに較べて高い事
や、Si,SiO2との反応を容易に起こす事等から、困難な
問題を多く含んでいる。そこでこれに代わる方法とし
て、CVD法による単結晶Alの使用が考えられているが、
これを形成する場合、何らかのシードとなるものが必要
であり、Si基板上に形成される層間絶縁膜上全体に良質
の単結晶Alを形成するのは困難である等で、この単結晶
Alの方法を実際の半導体装置の配線工程に取り入れる為
には何らかの工夫が必要である。
金属配線28としてスパッタ蒸着による多結晶Alを用いて
いる為に、エレクトロ・マイグレーションやストレス・
マイグレーションに対する耐性が乏しいという問題があ
る。又、これらの問題に対する信頼性を改善する為に、
W,Mo,Cu等の高融点金属を配線として用いる方法も考え
られるが、それらの材料の比抵抗がAlに較べて高い事
や、Si,SiO2との反応を容易に起こす事等から、困難な
問題を多く含んでいる。そこでこれに代わる方法とし
て、CVD法による単結晶Alの使用が考えられているが、
これを形成する場合、何らかのシードとなるものが必要
であり、Si基板上に形成される層間絶縁膜上全体に良質
の単結晶Alを形成するのは困難である等で、この単結晶
Alの方法を実際の半導体装置の配線工程に取り入れる為
には何らかの工夫が必要である。
本発明は、前述した実情に鑑みて成されたものであり、
単結晶のAlを層間絶縁膜上全体に形成でき、かついずれ
の導伝型の拡散層に対しても、低抵抗のコンタクトが形
成できる半導体装置の製造方法を提供するものである。
単結晶のAlを層間絶縁膜上全体に形成でき、かついずれ
の導伝型の拡散層に対しても、低抵抗のコンタクトが形
成できる半導体装置の製造方法を提供するものである。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、単結晶基板上に絶縁膜を被覆した構造を有
し、前記絶縁膜上に形成されるAl配線と前記単結晶基板
に形成されかつ不純物の添加された拡散層とを接続する
半導体装置の製造方法において、前記拡散層上の前記絶
縁膜のコンタクトホールの底部に露出した前記拡散層の
前記単結晶基板を種として、その後前記絶縁膜上及び前
記コンタクトホール底部の単結晶基板上に堆積されかつ
不純物を添加しない非晶質半導体膜を単結晶化し、その
後この単結晶化された半導体膜上に単結晶Alを形成し、
その後、前記コンタクトホール内の単結晶Alを除去し、
その単結晶Al除去領域にタングステンを埋め込み、かつ
その際に前記コンタクトホール底部に存在する不純物を
添加しない単結晶半導体膜を還元反応させることを特徴
とする半導体装置の製造方法である。
し、前記絶縁膜上に形成されるAl配線と前記単結晶基板
に形成されかつ不純物の添加された拡散層とを接続する
半導体装置の製造方法において、前記拡散層上の前記絶
縁膜のコンタクトホールの底部に露出した前記拡散層の
前記単結晶基板を種として、その後前記絶縁膜上及び前
記コンタクトホール底部の単結晶基板上に堆積されかつ
不純物を添加しない非晶質半導体膜を単結晶化し、その
後この単結晶化された半導体膜上に単結晶Alを形成し、
その後、前記コンタクトホール内の単結晶Alを除去し、
その単結晶Al除去領域にタングステンを埋め込み、かつ
その際に前記コンタクトホール底部に存在する不純物を
添加しない単結晶半導体膜を還元反応させることを特徴
とする半導体装置の製造方法である。
即ち本発明は、絶縁膜にコンタクトホールを設けた段階
で、単結晶基板上の絶縁膜上を含む表面全面に、不純物
を添加しない非晶質半導体膜を形成する。この非晶質膜
は、コンタクトホールから露出した単結晶半導体をシー
ドとして全面的に単結晶化されやすい。このためこの単
結晶化された半導体膜上に形成されるAl膜も全面的に単
結晶化されやすくなるものである。また上記コンタクト
ホール底部にも上記非晶質膜は形成され、単結晶化され
るが、この半導体膜は不純物を含まないものであったた
め、導電性が悪く、コンタクトホールにおいて単結晶基
板と単結晶Alとの間の抵抗が大となってしまう。そこで
コンタクトホール内の単結晶Alを除去し、このAl除去部
にＷを埋め込み、上記不純物を添加しない単結晶半導体
膜を還元反応させてＷと置換し、該Ｗとその下の拡散層
が直接接触して低抵抗のコンタクトが形成できるもので
ある。
で、単結晶基板上の絶縁膜上を含む表面全面に、不純物
を添加しない非晶質半導体膜を形成する。この非晶質膜
は、コンタクトホールから露出した単結晶半導体をシー
ドとして全面的に単結晶化されやすい。このためこの単
結晶化された半導体膜上に形成されるAl膜も全面的に単
結晶化されやすくなるものである。また上記コンタクト
ホール底部にも上記非晶質膜は形成され、単結晶化され
るが、この半導体膜は不純物を含まないものであったた
め、導電性が悪く、コンタクトホールにおいて単結晶基
板と単結晶Alとの間の抵抗が大となってしまう。そこで
コンタクトホール内の単結晶Alを除去し、このAl除去部
にＷを埋め込み、上記不純物を添加しない単結晶半導体
膜を還元反応させてＷと置換し、該Ｗとその下の拡散層
が直接接触して低抵抗のコンタクトが形成できるもので
ある。
（実施例） 以下第１図を用いて本発明を詳細に説明する。
先ず第１図（ａ）に示す如く、例えばｐ型の半導体基板
１上に、選択酸化法によって素子分離領域２を形成し、
その後素子領域上に熱酸化法によってゲート酸化膜３を
10nm程度堆積する。その後例えばｎ型の不純物を添加し
た多結晶Siを200〜300nm程度堆積した後、写真蝕刻法を
用いて所定形状に形成してゲート電極４とする。さらに
その後このゲート電極４をマスクとして自己整合的に拡
散層５を、例えばAsを50keVの加速エネルギーで５×10
15cm-2程度イオン注入する事によって形成する。その後
層間絶縁膜６として、例えばSiO2を化学気相成長法によ
って500〜1000nm程度堆積する。次にこの層間絶縁膜６
に写真蝕刻法によって所定形状に開口部分を設け、拡散
層及びゲート電極と、その後形成される金属配線との接
続孔となるべきコンタクトホール７を形成する。その後
この構造に対して化学気相成長法等によって非晶質のSi
膜８を100nm程度堆積する。
１上に、選択酸化法によって素子分離領域２を形成し、
その後素子領域上に熱酸化法によってゲート酸化膜３を
10nm程度堆積する。その後例えばｎ型の不純物を添加し
た多結晶Siを200〜300nm程度堆積した後、写真蝕刻法を
用いて所定形状に形成してゲート電極４とする。さらに
その後このゲート電極４をマスクとして自己整合的に拡
散層５を、例えばAsを50keVの加速エネルギーで５×10
15cm-2程度イオン注入する事によって形成する。その後
層間絶縁膜６として、例えばSiO2を化学気相成長法によ
って500〜1000nm程度堆積する。次にこの層間絶縁膜６
に写真蝕刻法によって所定形状に開口部分を設け、拡散
層及びゲート電極と、その後形成される金属配線との接
続孔となるべきコンタクトホール７を形成する。その後
この構造に対して化学気相成長法等によって非晶質のSi
膜８を100nm程度堆積する。
次に第１図（ｂ）に示す如く、前述した非晶質Si膜８
を、例えば500〜600℃程度の熱処理によってコンタクト
ホール７の底部に存在する基板単結晶Siシードとして固
相エピタキシャル成長させ単結晶化する。その後、この
単結晶化されたSi膜81上に、例えば熱CVD法等を用い
て、単結晶のAl9を5000Å程度堆積する。その後第１図
（ｃ）に示す如く写真蝕刻法を用いて、前述したコンタ
クトホール７の領域を含む近傍のAlを除去して再びコン
タクトホール71を形成する。
を、例えば500〜600℃程度の熱処理によってコンタクト
ホール７の底部に存在する基板単結晶Siシードとして固
相エピタキシャル成長させ単結晶化する。その後、この
単結晶化されたSi膜81上に、例えば熱CVD法等を用い
て、単結晶のAl9を5000Å程度堆積する。その後第１図
（ｃ）に示す如く写真蝕刻法を用いて、前述したコンタ
クトホール７の領域を含む近傍のAlを除去して再びコン
タクトホール71を形成する。
次に第１図（ｄ）の如く、前述したコンタクトホール71
に対して、例えばWF6を用いた化学気相成長法により、
Ｗ層10を、露出したSi基板上に選択的に堆積する。この
時コンタクトホール底部に存在した不純物を添加しない
Si膜81は、Ｗ層10を堆積する際に還元されてしまい、Ｗ
層10は、不純物が添加されたSi拡散層５と直接接触す
る。その後第１図（ｅ）に示す如く前述した単結晶Al層
９を写真蝕刻法によって所定形状に形成し、金属配線層
91を得る。
に対して、例えばWF6を用いた化学気相成長法により、
Ｗ層10を、露出したSi基板上に選択的に堆積する。この
時コンタクトホール底部に存在した不純物を添加しない
Si膜81は、Ｗ層10を堆積する際に還元されてしまい、Ｗ
層10は、不純物が添加されたSi拡散層５と直接接触す
る。その後第１図（ｅ）に示す如く前述した単結晶Al層
９を写真蝕刻法によって所定形状に形成し、金属配線層
91を得る。
第１図の製造方法によれば、単結晶化されたSi膜81上に
Al膜９を形成するため、層間絶縁膜６上に直接Al膜を形
成する場合に比べ、Al膜９を単結晶化しやすいし、良質
の単結晶Al膜９を得ることができる。又、Alを単結晶化
する際にSi中へのアロイスパイクが問題となるが、本実
施例では、コンタクトホール底部の拡散層５上にさらに
Si膜81を堆積している為に、アロイスパイクが拡散層に
突き抜けるのを防止する事ができる。又、本実施例で
は、コンタクトホール底部の不純物を添加しないSi層81
をＷ層10で還元してしまう為に、Ｗ層10は基板の拡散層
５と直接接触する事になり、拡散層５の導伝型に関わら
ずに低抵抗のコンタクトを形成する事ができる。またＷ
層10はコンタクトホール71を埋めつくしてしまうので、
配線層表面を全体的にフラットにすることができる。
Al膜９を形成するため、層間絶縁膜６上に直接Al膜を形
成する場合に比べ、Al膜９を単結晶化しやすいし、良質
の単結晶Al膜９を得ることができる。又、Alを単結晶化
する際にSi中へのアロイスパイクが問題となるが、本実
施例では、コンタクトホール底部の拡散層５上にさらに
Si膜81を堆積している為に、アロイスパイクが拡散層に
突き抜けるのを防止する事ができる。又、本実施例で
は、コンタクトホール底部の不純物を添加しないSi層81
をＷ層10で還元してしまう為に、Ｗ層10は基板の拡散層
５と直接接触する事になり、拡散層５の導伝型に関わら
ずに低抵抗のコンタクトを形成する事ができる。またＷ
層10はコンタクトホール71を埋めつくしてしまうので、
配線層表面を全体的にフラットにすることができる。
なお本発明は本実施例のみに係わらず種々の応用が可能
である。例えば本実施例においては、コンタクトホール
底部の単結晶Siをシードとした非晶質Siのエピタキシャ
ル成長において、固相成長を用いているが、これに限る
必要はなく、他の溶融して再結晶化する方法等を用いて
もよい。又、単結晶Alを堆積する方法に関しても、化学
気相成長法に限る必要はなく、クラスターイオンビーム
法等を用いて行なってもよい。さらに、本実施例におい
てはコンタクトホールを埋め込む方法として、Si上に選
択的にＷを形成する方法を用いているが、これに限る必
要はなく、Ｗを全面に堆積してその後エッチ・バックす
る方法を用いてもよい。又、本実施例においては、コン
タクトホール部の単結晶Alを除去する為の写真蝕刻と、
金属配線の形成を行なう為の写真蝕刻とを別々に行なっ
ているが、コンタクトを埋込む際に用いるＷの堆積を、
実施例に示したようなSiに選択的に堆積する方法とすれ
ば、前述した写真蝕刻は、一度ですませてもかまわな
い。また本発明においては、Al膜下に配置する単結晶半
導体膜は、純粋単結晶でなく、多少の粒界（粒径が10μ
以上の単結晶、または多結晶となる）があってもよい。
である。例えば本実施例においては、コンタクトホール
底部の単結晶Siをシードとした非晶質Siのエピタキシャ
ル成長において、固相成長を用いているが、これに限る
必要はなく、他の溶融して再結晶化する方法等を用いて
もよい。又、単結晶Alを堆積する方法に関しても、化学
気相成長法に限る必要はなく、クラスターイオンビーム
法等を用いて行なってもよい。さらに、本実施例におい
てはコンタクトホールを埋め込む方法として、Si上に選
択的にＷを形成する方法を用いているが、これに限る必
要はなく、Ｗを全面に堆積してその後エッチ・バックす
る方法を用いてもよい。又、本実施例においては、コン
タクトホール部の単結晶Alを除去する為の写真蝕刻と、
金属配線の形成を行なう為の写真蝕刻とを別々に行なっ
ているが、コンタクトを埋込む際に用いるＷの堆積を、
実施例に示したようなSiに選択的に堆積する方法とすれ
ば、前述した写真蝕刻は、一度ですませてもかまわな
い。また本発明においては、Al膜下に配置する単結晶半
導体膜は、純粋単結晶でなく、多少の粒界（粒径が10μ
以上の単結晶、または多結晶となる）があってもよい。
［発明の効果］ 本発明で述べた製造方法を用いる事により、金属配線層
として単結晶化されたAlを用いる事ができる為に高速・
高信頼性の集積回路を得る事ができる。又、Alを単結晶
化する際にSi中へのアロイスパイクが問題となるが本発
明では、コンタクトホール底部の拡散層上にさらにSiを
堆積している為にアロイスパイクが拡散層に突き抜ける
のを防止する事ができる。又、本発明ではコンタクトホ
ール底部の不純物を添加しないSi層をＷで還元してしま
う為に、Ｗは基板の拡散層と直接接触する事になり、拡
散層の導伝型に関わらずに低抵抗のコンタクトを形成す
る事ができるなどの利点が得られるものである。
として単結晶化されたAlを用いる事ができる為に高速・
高信頼性の集積回路を得る事ができる。又、Alを単結晶
化する際にSi中へのアロイスパイクが問題となるが本発
明では、コンタクトホール底部の拡散層上にさらにSiを
堆積している為にアロイスパイクが拡散層に突き抜ける
のを防止する事ができる。又、本発明ではコンタクトホ
ール底部の不純物を添加しないSi層をＷで還元してしま
う為に、Ｗは基板の拡散層と直接接触する事になり、拡
散層の導伝型に関わらずに低抵抗のコンタクトを形成す
る事ができるなどの利点が得られるものである。
第１図は本発明の一実施例の工程図、第２図は従来例の
工程図である。 １……半導体基板、２……素子分離用酸化膜、３……ゲ
ート酸化膜、４……ゲート電極、５……拡散層、６……
層間絶縁膜、7,71……コンタクトホール、８……非晶質
Si膜、81……単結晶Si膜、９……単結晶Al、10……タン
グステン。
工程図である。 １……半導体基板、２……素子分離用酸化膜、３……ゲ
ート酸化膜、４……ゲート電極、５……拡散層、６……
層間絶縁膜、7,71……コンタクトホール、８……非晶質
Si膜、81……単結晶Si膜、９……単結晶Al、10……タン
グステン。
Claims (1)
- 【請求項１】単結晶基板上に絶縁膜を被覆した構造を有
し、前記絶縁膜上に形成されるAl配線と前記単結晶基板
に形成されかつ不純物の添加された拡散層とを接続する
半導体装置の製造方法において、前記拡散層上の前記絶
縁膜のコンタクトホールの底部に露出した前記拡散層の
前記単結晶基板を種として、その後前記絶縁膜上及び前
記コンタクトホール底部の単結晶基板上に堆積された不
純物を添加しない非晶質半導体膜を単結晶化し、その後
この単結晶化された半導体膜上に単結晶Alを形成し、そ
の後、前記コンタクトホール内の単結晶Alを除去し、そ
の単結晶Al除去領域にタングステンを埋め込み、かつそ
の際に前記コンタクトホール底部に存在する前記不純物
を添加しない単結晶半導体膜を還元反応させることを特
徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066684A JPH0682631B2 (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
| KR1019910003653A KR940004450B1 (ko) | 1990-03-16 | 1991-03-07 | 반도체장치의 제조방법 |
| US07/668,830 US5084403A (en) | 1990-03-16 | 1991-03-13 | Method of manufacturing a semiconductor device including connecting a monocrystalline aluminum wire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066684A JPH0682631B2 (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268324A JPH03268324A (ja) | 1991-11-29 |
| JPH0682631B2 true JPH0682631B2 (ja) | 1994-10-19 |
Family
ID=13323005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2066684A Expired - Fee Related JPH0682631B2 (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5084403A (ja) |
| JP (1) | JPH0682631B2 (ja) |
| KR (1) | KR940004450B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456325A (ja) * | 1990-06-26 | 1992-02-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6001685A (en) * | 1993-12-21 | 1999-12-14 | Hyundai Electronics Industries Co., Ltd. | Method of making a semiconductor device |
| KR0172851B1 (ko) * | 1995-12-19 | 1999-03-30 | 문정환 | 반도체 장치의 배선방법 |
| US6734564B1 (en) * | 1999-01-04 | 2004-05-11 | International Business Machines Corporation | Specially shaped contact via and integrated circuit therewith |
| US6815256B2 (en) * | 2002-12-23 | 2004-11-09 | Intel Corporation | Silicon building blocks in integrated circuit packaging |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157237A (ja) * | 1984-01-26 | 1985-08-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4960732A (en) * | 1987-02-19 | 1990-10-02 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| JPS6430219A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Industrial Co Ltd | Selective deposition of metal |
| US4996133A (en) * | 1987-07-31 | 1991-02-26 | Texas Instruments Incorporated | Self-aligned tungsten-filled via process and via formed thereby |
| JPS6437051A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Manufacture of semiconductor device |
| JPS6437050A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Semiconductor device |
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