JPH0682797B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0682797B2 JPH0682797B2 JP60282636A JP28263685A JPH0682797B2 JP H0682797 B2 JPH0682797 B2 JP H0682797B2 JP 60282636 A JP60282636 A JP 60282636A JP 28263685 A JP28263685 A JP 28263685A JP H0682797 B2 JPH0682797 B2 JP H0682797B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- conductivity type
- capacitor
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、トレンチキャパシタを有する半導体メモリな
どの半導体装置の製造方法に関する。
どの半導体装置の製造方法に関する。
トレンチキャパシタを有する半導体装置においては、キ
ャパシタ相互間のリークを防止することは重要な問題で
ある。
ャパシタ相互間のリークを防止することは重要な問題で
ある。
第２図（ａ）はリーク防止のための従来のトレンチキャ
パシタの構造例を示すもので、例えばキャパシタの電荷
蓄積領域をn-層で構成する場合、Ｐ型シリコン基板１に
まずリーク防止領域としてのＰウェル２を形成してか
ら、このＰウェル２の表面にキャパシタ用のトレンチを
形成しそこに電荷蓄積領域となるn-層３と熱酸化膜４と
キャパシタ電極となるポリシリコン層５とを積層状に形
成することによりトレンチキャパシタを作成している。
パシタの構造例を示すもので、例えばキャパシタの電荷
蓄積領域をn-層で構成する場合、Ｐ型シリコン基板１に
まずリーク防止領域としてのＰウェル２を形成してか
ら、このＰウェル２の表面にキャパシタ用のトレンチを
形成しそこに電荷蓄積領域となるn-層３と熱酸化膜４と
キャパシタ電極となるポリシリコン層５とを積層状に形
成することによりトレンチキャパシタを作成している。
また、Ｐウェル２を作る代りに、同図（ｂ）に示すよう
にＰ型シリコン基板１にまずトレンチを形成してからこ
のトレンチの内面にＰ型不純物を含んだ固体拡散源、例
えばボロンドープトシリケートガラス（BSG）６を堆積
させ、このBSG6からボロンを拡散させてトレンチの周囲
にリーク防止領域としてのP-層７を形成するという方法
も用いられている。
にＰ型シリコン基板１にまずトレンチを形成してからこ
のトレンチの内面にＰ型不純物を含んだ固体拡散源、例
えばボロンドープトシリケートガラス（BSG）６を堆積
させ、このBSG6からボロンを拡散させてトレンチの周囲
にリーク防止領域としてのP-層７を形成するという方法
も用いられている。
しかしながら、第１図（ａ）に示したＰウェル２内にト
レンチキャパシタを形成する方法においては、Ｐウェル
２はキャパシタ相互間でリークが発生しないように高い
不純物濃度をトレンチキャパシタの深さ以上まで確保し
なくてはならないため、長時間に亘ってウェル拡散を行
わなくてはならない。そのために、半導体装置の製造時
間が長くなってしまうという問題がある。
レンチキャパシタを形成する方法においては、Ｐウェル
２はキャパシタ相互間でリークが発生しないように高い
不純物濃度をトレンチキャパシタの深さ以上まで確保し
なくてはならないため、長時間に亘ってウェル拡散を行
わなくてはならない。そのために、半導体装置の製造時
間が長くなってしまうという問題がある。
また、同図（ｂ）に示したBSG6などを用いてトレンチの
周囲にリーク防止用のP-層７を形成する方法において
は、BSG6をはく離する際に素子間分離用として形成した
酸化膜の厚みが減少し、更にトレンチの内面にひ素ドー
プトシリケートガラス（AsSG）などを堆積させてこれを
拡散源としてP-層７の内側に電荷蓄積領域となるn-層を
形成した後、AsSGをはく離する際にまた酸化膜厚が減少
してしまうという問題がある。また、P-層をまず形成し
てその後にn-層を形成するという２段階の拡散工程が必
要であるために、この方法も製造時間が長いという問題
を有している。
周囲にリーク防止用のP-層７を形成する方法において
は、BSG6をはく離する際に素子間分離用として形成した
酸化膜の厚みが減少し、更にトレンチの内面にひ素ドー
プトシリケートガラス（AsSG）などを堆積させてこれを
拡散源としてP-層７の内側に電荷蓄積領域となるn-層を
形成した後、AsSGをはく離する際にまた酸化膜厚が減少
してしまうという問題がある。また、P-層をまず形成し
てその後にn-層を形成するという２段階の拡散工程が必
要であるために、この方法も製造時間が長いという問題
を有している。
本発明は上記に鑑みなされたもので、トレンチキャパシ
タの電荷蓄積領域とリーク防止領域とを短時間で形成す
ることができる半導体装置の製造方法を提供することを
目的とする。
タの電荷蓄積領域とリーク防止領域とを短時間で形成す
ることができる半導体装置の製造方法を提供することを
目的とする。
上記目的を達成するために本発明は、半導体基板にキャ
パシタ用トレンチを形成した後、このトレンチの内面に
基板と同導電型の拡散係数の比較的大きい不純物とこれ
と異導電型の拡散係数の比較的小さい不純物とを両方含
有する固体拡散源を堆積させ、この拡散源からトレンチ
周囲の基板内へ両不純物を同時に各々の拡散係数に従っ
て拡散させることによって、トレンチの周囲に内側には
キャパシタの電荷蓄積領域となる基板とは異導電型の半
導体層を、またその外側にはリーク防止領域となる基板
と同導電型の半導体層を同時に形成するようにしたもの
である。
パシタ用トレンチを形成した後、このトレンチの内面に
基板と同導電型の拡散係数の比較的大きい不純物とこれ
と異導電型の拡散係数の比較的小さい不純物とを両方含
有する固体拡散源を堆積させ、この拡散源からトレンチ
周囲の基板内へ両不純物を同時に各々の拡散係数に従っ
て拡散させることによって、トレンチの周囲に内側には
キャパシタの電荷蓄積領域となる基板とは異導電型の半
導体層を、またその外側にはリーク防止領域となる基板
と同導電型の半導体層を同時に形成するようにしたもの
である。
以下、実施例により本発明を説明する。
第１図は本発明に係る半導体装置の製造方法の一実施例
を示す。
を示す。
まず、Ｐ型シリコン基板11上に、これをエッチングする
際のマスク材となるCVD二酸化シリコン12を堆積した
後、その上にフォトレジスト13を堆積しパターニングす
る（第１図（ａ））。次に、このフォトレジスト13をマ
スクとして、その下にCVD二酸化シリコン12を反応性イ
オンエッチング法（RIE）によりエッチングする（同図
（ｂ））。その後、フォトレジスト13をはく離し、エッ
チングしたCVD二酸化シリコン12をマスクとして、その
下のシリコン基板11をRIEによりエッチングしてそこに
キャパシタ用トレンチ14を形成する（同図（ｃ））。次
に、このトレンチ14の内面にＰ型とｎ型の両不純物を含
有した固体拡散源、例えばボロンひ素ドープトシリケー
トガラス（BAsSG）15をCVD法により堆積させて950℃で3
0分間アニールし、このBAsSG15からトレンチ14の周囲の
基体内部へボロンとひ素を同時に熱拡散させる（同図
（ｄ））。このとき、ボロンは拡散係数がひ素に比較し
て高いために同一条件下での熱拡散によって拡散深度は
ひ素よりも深い位置まで到達する。その結果、トレンチ
14の周囲には、内側にはひ素拡散による電荷蓄積領域と
なるn-層16が、またその外側にはボロン拡散によるリー
ク防止領域となるP-層17が同時に形成される。次に、BA
sSG15およびCVD二酸化シリコン12をはく離し（同図
（ｅ））、続いて全表面にキャパシタ絶縁酸化膜を形成
した後、その上にキャパシタ電極となるポリシリコン19
を堆積する（同図（ｆ））。これにより、リーク防止域
を備えたトレンチキャパシタが完成する。
際のマスク材となるCVD二酸化シリコン12を堆積した
後、その上にフォトレジスト13を堆積しパターニングす
る（第１図（ａ））。次に、このフォトレジスト13をマ
スクとして、その下にCVD二酸化シリコン12を反応性イ
オンエッチング法（RIE）によりエッチングする（同図
（ｂ））。その後、フォトレジスト13をはく離し、エッ
チングしたCVD二酸化シリコン12をマスクとして、その
下のシリコン基板11をRIEによりエッチングしてそこに
キャパシタ用トレンチ14を形成する（同図（ｃ））。次
に、このトレンチ14の内面にＰ型とｎ型の両不純物を含
有した固体拡散源、例えばボロンひ素ドープトシリケー
トガラス（BAsSG）15をCVD法により堆積させて950℃で3
0分間アニールし、このBAsSG15からトレンチ14の周囲の
基体内部へボロンとひ素を同時に熱拡散させる（同図
（ｄ））。このとき、ボロンは拡散係数がひ素に比較し
て高いために同一条件下での熱拡散によって拡散深度は
ひ素よりも深い位置まで到達する。その結果、トレンチ
14の周囲には、内側にはひ素拡散による電荷蓄積領域と
なるn-層16が、またその外側にはボロン拡散によるリー
ク防止領域となるP-層17が同時に形成される。次に、BA
sSG15およびCVD二酸化シリコン12をはく離し（同図
（ｅ））、続いて全表面にキャパシタ絶縁酸化膜を形成
した後、その上にキャパシタ電極となるポリシリコン19
を堆積する（同図（ｆ））。これにより、リーク防止域
を備えたトレンチキャパシタが完成する。
このように、ボロンとひ素の拡散係数の違いを利用して
一度の熱拡散で電荷蓄積領域（n-層16）とリーク防止領
域（P-層17）とを同時に形成することによって、製造時
間を短縮できると共に、拡散源（BAsSG15）のはく離も
１回で済むので、はく離を２回行わなければならない従
来方法（第２図（ｂ））に比較して、はく離による素子
分離用の酸化膜の膜厚の減少が少ないという利点があ
る。
一度の熱拡散で電荷蓄積領域（n-層16）とリーク防止領
域（P-層17）とを同時に形成することによって、製造時
間を短縮できると共に、拡散源（BAsSG15）のはく離も
１回で済むので、はく離を２回行わなければならない従
来方法（第２図（ｂ））に比較して、はく離による素子
分離用の酸化膜の膜厚の減少が少ないという利点があ
る。
尚、上記実施例では電荷蓄積領域をn-層とする場合につ
いて述べたが、もちろんP-層とする場合にも本発明は適
用でき、この場合にはｎ型の不純物の方がＰ型の不純物
よりも拡散係数が大きくなるように不純物を選択するこ
とになる。
いて述べたが、もちろんP-層とする場合にも本発明は適
用でき、この場合にはｎ型の不純物の方がＰ型の不純物
よりも拡散係数が大きくなるように不純物を選択するこ
とになる。
以上説明したように、本発明によれば拡散係数の異なる
互いに異導電型の２種類の不純物を含有した固体拡散源
を用いて、キャパシタ用トレンチの周囲にキャパシタの
電荷蓄積領域となる半導体層とリーク防止領域となる半
導体層とを同時に形成するようにしているので、トレン
チキャパシタの製造時間が短縮されるという効果が得ら
れる。
互いに異導電型の２種類の不純物を含有した固体拡散源
を用いて、キャパシタ用トレンチの周囲にキャパシタの
電荷蓄積領域となる半導体層とリーク防止領域となる半
導体層とを同時に形成するようにしているので、トレン
チキャパシタの製造時間が短縮されるという効果が得ら
れる。
第１図は本発明に係る半導体装置の製造方法の一実施例
をその工程順に示す断面図、第２図は従来のトレンチキ
ャパシタのリーク防止のための構造を示す断面図であ
る。 1,11……Ｐ型シリコン基板、２……Ｐウェル、3,16……
n-層、4,18……キャパシタ絶縁酸化膜、5,19……キャパ
シタ電極、６……ボロンドープトシリケートガラス、7,
17……P-層、12……CVD二酸化シリコン、13……フォト
レジスト、14……キャパシタ用トレンチ、15……ボロン
ひ素ドープトシリケートガラス。
をその工程順に示す断面図、第２図は従来のトレンチキ
ャパシタのリーク防止のための構造を示す断面図であ
る。 1,11……Ｐ型シリコン基板、２……Ｐウェル、3,16……
n-層、4,18……キャパシタ絶縁酸化膜、5,19……キャパ
シタ電極、６……ボロンドープトシリケートガラス、7,
17……P-層、12……CVD二酸化シリコン、13……フォト
レジスト、14……キャパシタ用トレンチ、15……ボロン
ひ素ドープトシリケートガラス。
Claims (2)
- 【請求項１】トレンチキャパシタを有する半導体装置の
製造方法において、第１導電型のシリコン基板にキャパ
シタ用トレンチを形成した後に、このトレンチの内面に
拡散係数の比較的大きい第１導電型の不純物と拡散係数
の比較的小さい、第１導電型と異なる第２導電型の不純
物の双方を含有するシリケートガラスを堆積させ、この
シリケートガラスから前記トレンチの周囲の基体内へ前
記両不純物を同時に夫々の拡散係数に従って拡散させる
工程を備え、この工程により前記トレンチの周囲の内側
には前記キャパシタの電荷蓄積領域となる第２導電型の
半導体層を、またその外側にはリーク防止領域となる第
１導電型の半導体層を同時に形成するようにしたことを
特徴とする半導体装置の製造方法。 - 【請求項２】前記シリコン基板はＰ型基板であり、前記
第１導電型の不純物はボロンであり、前記第２導電型の
不純物はひ素であることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282636A JPH0682797B2 (ja) | 1985-12-16 | 1985-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282636A JPH0682797B2 (ja) | 1985-12-16 | 1985-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141753A JPS62141753A (ja) | 1987-06-25 |
| JPH0682797B2 true JPH0682797B2 (ja) | 1994-10-19 |
Family
ID=17655095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60282636A Expired - Fee Related JPH0682797B2 (ja) | 1985-12-16 | 1985-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682797B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5231677A (en) * | 1975-08-19 | 1977-03-10 | Matsushita Electronics Corp | Production method of semiconductor device |
| JPS5270756A (en) * | 1975-12-10 | 1977-06-13 | Oki Electric Ind Co Ltd | Impurity diffusion method |
| JPS60152059A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-12-16 JP JP60282636A patent/JPH0682797B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141753A (ja) | 1987-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2889137B2 (ja) | 低漏洩基板プレート・トレンチｄｒａｍセルを製作する方法及びそれにより形成されるデバイス | |
| JP2795565B2 (ja) | 半導体記憶素子の製造方法 | |
| US5482869A (en) | Gettering of unwanted metal impurity introduced into semiconductor substrate during trench formation | |
| JPH0365905B2 (ja) | ||
| JPS60213053A (ja) | 半導体メモリ素子 | |
| JPH0682797B2 (ja) | 半導体装置の製造方法 | |
| KR950014114B1 (ko) | 소자분리용 절연막 형성방법 | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| JPS6240759A (ja) | 半導体メモリ− | |
| JP2707536B2 (ja) | 半導体装置の製造方法 | |
| JPH03234051A (ja) | 容量素子の製造方法 | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| EP0439634A1 (en) | Method of manufacturing a semiconductor device including a trench capacitor | |
| JP2820465B2 (ja) | 半導体装置の製造方法 | |
| KR100215884B1 (ko) | 반도체 메모리소자 및 그 제조방법 | |
| JPS63122239A (ja) | 半導体装置の製造方法 | |
| KR960001952B1 (ko) | 스택형 트렌치 캐패시터의 제조방법 | |
| JPH0530307B2 (ja) | ||
| JP3196373B2 (ja) | 半導体装置の製造方法 | |
| JPH0695550B2 (ja) | 半導体装置 | |
| JPH01251715A (ja) | 半導体装置の製造方法 | |
| JPS63117461A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH07115138A (ja) | 半導体装置の製造方法 | |
| JPS6399563A (ja) | 半導体装置の製造方法 | |
| JPH01206620A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |