JPH0683036B2 - 半導体メモリ用相補信号増幅回路 - Google Patents
半導体メモリ用相補信号増幅回路Info
- Publication number
- JPH0683036B2 JPH0683036B2 JP61307010A JP30701086A JPH0683036B2 JP H0683036 B2 JPH0683036 B2 JP H0683036B2 JP 61307010 A JP61307010 A JP 61307010A JP 30701086 A JP30701086 A JP 30701086A JP H0683036 B2 JPH0683036 B2 JP H0683036B2
- Authority
- JP
- Japan
- Prior art keywords
- load
- driving transistor
- circuit
- connection point
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ用相補信号増幅回路に関し、特に
カレントミラー型センス増幅器を複数個使用する半導体
メモリ用相補信号増幅回路に関する。
カレントミラー型センス増幅器を複数個使用する半導体
メモリ用相補信号増幅回路に関する。
従来、カレントミラー型センス増幅器を複数個使用する
半導体メモリ用相補信号増幅回路のイコライズ回路は第
３図及び第４図のような回路構成のものが知られてい
る。
半導体メモリ用相補信号増幅回路のイコライズ回路は第
３図及び第４図のような回路構成のものが知られてい
る。
次に、第４図および第５図を参照して従来の技術を説明
する。第４図は２つのカレントミラー型センス増幅器で
構成された相補信号増幅回路で、T31〜T34はそれぞれ２
つのカレントミラー型センス増幅器の負荷用のｐチャネ
ルMOSFETで、T35〜T38はそれぞれ２つのカレントミラー
型センス増幅器の駆動用のｎチャネルのMOSFETでT39,T4
0はそれぞれ２つのカレントミラー型センス増幅器の選
択用のｎチャネルのMOSFETで、T31は前述した各MOSFET
で構成された相補信号増幅回路の出力イコライズ用のｐ
チャネルMOSFETである。
する。第４図は２つのカレントミラー型センス増幅器で
構成された相補信号増幅回路で、T31〜T34はそれぞれ２
つのカレントミラー型センス増幅器の負荷用のｐチャネ
ルMOSFETで、T35〜T38はそれぞれ２つのカレントミラー
型センス増幅器の駆動用のｎチャネルのMOSFETでT39,T4
0はそれぞれ２つのカレントミラー型センス増幅器の選
択用のｎチャネルのMOSFETで、T31は前述した各MOSFET
で構成された相補信号増幅回路の出力イコライズ用のｐ
チャネルMOSFETである。
まず、イコライズ用のTE31を接続しない場合の動作につ
いて説明する。今、活性化信号φ31によってこの相補信
号増幅回路が活性化され互いに相補関係にある第1,第２
の入力信号φ32,φ32Bが第５図の一点鎖線で示した曲線
のように変化する。このような変化は半導体メモリにお
けるアドレスの変化によって、選択されるメモリセルが
異なることによって起こる。相補信号増幅回路は半導体
メモリのディジット線対の信号を増幅する場合などに使
用される。この場合、一段とは限らず、多段接続して使
用してもよい。次に、駆動用MOSFET T35〜T38が動作
し、まずカレントミラー回路の入力回路の端子SR3,SR3B
の電位が破線で示した曲線のように変化する。次に、カ
レントミラー回路の出力回路の端子S3,S3Bの電位が三点
鎖線で示した曲線のように変化する。この変化の始点の
電位は端子S3,S3Bの飽和電位であり、S3,S3Bの負荷容量
が大きいほど信号の反転は遅れる。
いて説明する。今、活性化信号φ31によってこの相補信
号増幅回路が活性化され互いに相補関係にある第1,第２
の入力信号φ32,φ32Bが第５図の一点鎖線で示した曲線
のように変化する。このような変化は半導体メモリにお
けるアドレスの変化によって、選択されるメモリセルが
異なることによって起こる。相補信号増幅回路は半導体
メモリのディジット線対の信号を増幅する場合などに使
用される。この場合、一段とは限らず、多段接続して使
用してもよい。次に、駆動用MOSFET T35〜T38が動作
し、まずカレントミラー回路の入力回路の端子SR3,SR3B
の電位が破線で示した曲線のように変化する。次に、カ
レントミラー回路の出力回路の端子S3,S3Bの電位が三点
鎖線で示した曲線のように変化する。この変化の始点の
電位は端子S3,S3Bの飽和電位であり、S3,S3Bの負荷容量
が大きいほど信号の反転は遅れる。
アドレス変化に伴なう入力信号の変化を受けて出力信号
が変化を完了する（このことは以後アクセスという）ま
での時間を短縮する（このことを以後アクセス高速化と
いう）ため、イコライズ用のトランジスタTE31を端子S
3,S3B間に挿入する。イコライズ用信号φE3は、アドレ
ス変化に伴なって入力信号が変化し、続いて端子SR3,SR
3Bの端子の電位レベルが反転するタイミングに合わせて
端子S3,S3Bの電位を強制的に中間電位に設定する。すな
わち、アドレス変化を検知して発生し、端子SR3,SR3Bの
電位レベルが反転する迄アクティブとなる単一パルスで
あり、二点鎖線で示した曲線のようになる。出力端子S
3,S3Bの出力信号φ32,φ32Bは実線で示した曲線のよう
に変化する。このようにして時間Δ分のアクセス高速化
を図ることができる。
が変化を完了する（このことは以後アクセスという）ま
での時間を短縮する（このことを以後アクセス高速化と
いう）ため、イコライズ用のトランジスタTE31を端子S
3,S3B間に挿入する。イコライズ用信号φE3は、アドレ
ス変化に伴なって入力信号が変化し、続いて端子SR3,SR
3Bの端子の電位レベルが反転するタイミングに合わせて
端子S3,S3Bの電位を強制的に中間電位に設定する。すな
わち、アドレス変化を検知して発生し、端子SR3,SR3Bの
電位レベルが反転する迄アクティブとなる単一パルスで
あり、二点鎖線で示した曲線のようになる。出力端子S
3,S3Bの出力信号φ32,φ32Bは実線で示した曲線のよう
に変化する。このようにして時間Δ分のアクセス高速化
を図ることができる。
次に、相補信号増幅回路の他の従来例とその動作を第３
図，第６図を用いて説明する。
図，第６図を用いて説明する。
第３図においてT21〜T24は、相補信号増幅回路を構成す
る２つのカレントミラー型センス増幅器の負荷用MOSFET
で、T25〜T28はカレントミラー型センス増幅器の駆動用
MOSFETで、T29,T30はカレントミラー型センス増幅器の
選択用MOSFETで、TE21〜TE23は相補信号増幅回路のイコ
ライズ用MOSFETである。今、活性化信号φ21によって相
補信号増幅回路が活性化され、互いに相補関係にある入
力信号φ22,φ22Bが第６図の一点鎖線で示した曲線のよ
うに変化すると、φ22,φ22Bをゲート入力する駆動用MO
SFET T25〜T28が動作し、相補信号増幅回路の出力端子
S2,S2Bの出力信号φ23,φ23Bは実線で示した曲線のよう
に変化する。このとき、出力イコライズ用MOSFET TE2
1,TE22,TE23は相補信号増幅回路のアクセス高速化のた
め、イコライズ用信号φE2を受けて、相補信号増幅回路
の出力端子S2,S2B端子SR2,SR2Bを強制的に同電位とす
る。イコライズ用信号φE2はアドレス変化を検知して発
生する単一パルスで、その後縁が入力信号φ22,φ22Bの
反転に同期し、端子S2とS2Bとを同電位にし、かつ端子S
2とSR2,S2BとSR2Bとを同電位にするに足るパルス幅を有
している。カレントミラー回路の出力側だけでなく入力
側も強制的に中間電位にするので、このパルス幅は、第
４図の従来例より短くてよく、一層のアクセス高速化を
図ることができる。
る２つのカレントミラー型センス増幅器の負荷用MOSFET
で、T25〜T28はカレントミラー型センス増幅器の駆動用
MOSFETで、T29,T30はカレントミラー型センス増幅器の
選択用MOSFETで、TE21〜TE23は相補信号増幅回路のイコ
ライズ用MOSFETである。今、活性化信号φ21によって相
補信号増幅回路が活性化され、互いに相補関係にある入
力信号φ22,φ22Bが第６図の一点鎖線で示した曲線のよ
うに変化すると、φ22,φ22Bをゲート入力する駆動用MO
SFET T25〜T28が動作し、相補信号増幅回路の出力端子
S2,S2Bの出力信号φ23,φ23Bは実線で示した曲線のよう
に変化する。このとき、出力イコライズ用MOSFET TE2
1,TE22,TE23は相補信号増幅回路のアクセス高速化のた
め、イコライズ用信号φE2を受けて、相補信号増幅回路
の出力端子S2,S2B端子SR2,SR2Bを強制的に同電位とす
る。イコライズ用信号φE2はアドレス変化を検知して発
生する単一パルスで、その後縁が入力信号φ22,φ22Bの
反転に同期し、端子S2とS2Bとを同電位にし、かつ端子S
2とSR2,S2BとSR2Bとを同電位にするに足るパルス幅を有
している。カレントミラー回路の出力側だけでなく入力
側も強制的に中間電位にするので、このパルス幅は、第
４図の従来例より短くてよく、一層のアクセス高速化を
図ることができる。
前述したように従来の相補信号増幅回路では、第４図に
示すような回路構成の場合、端子SR3,SR3Bの電位は相補
信号増幅回路の駆動MOSFET T35,T38の能力によっての
み逆転する。そして、SR3,SR3Bの電位が逆転しないかぎ
り出力端子S3,S3Bの出力データも逆転しない。したがっ
て、出力イコライズ信号φE3は第５図に示すようにSR3,
SR3Bが逆転する時まで、TE31を活性化しておかなければ
ならず、相補信号増幅回路のアクセスがあまり高速化さ
れない欠点がある。
示すような回路構成の場合、端子SR3,SR3Bの電位は相補
信号増幅回路の駆動MOSFET T35,T38の能力によっての
み逆転する。そして、SR3,SR3Bの電位が逆転しないかぎ
り出力端子S3,S3Bの出力データも逆転しない。したがっ
て、出力イコライズ信号φE3は第５図に示すようにSR3,
SR3Bが逆転する時まで、TE31を活性化しておかなければ
ならず、相補信号増幅回路のアクセスがあまり高速化さ
れない欠点がある。
また、第３図に示すような回路構成の場合、SR2,SR2Bは
TE21,TE22,TE23を通してイコライズされるため、前述し
た第４図に示すような回路構成の場合に比べイコライズ
期間が短くなりアクセスは速くなるが、イコライズ用MO
SFETが３つ必要であり、そのため回路の構成素子数が増
加し、かつ出力端子S2,S2BにはTE21,TE22,TE23の拡散層
が接続されるため、寄生容量が増加し、イコライズ後の
出力信号の電位差がつきにくいと言う欠点がある。
TE21,TE22,TE23を通してイコライズされるため、前述し
た第４図に示すような回路構成の場合に比べイコライズ
期間が短くなりアクセスは速くなるが、イコライズ用MO
SFETが３つ必要であり、そのため回路の構成素子数が増
加し、かつ出力端子S2,S2BにはTE21,TE22,TE23の拡散層
が接続されるため、寄生容量が増加し、イコライズ後の
出力信号の電位差がつきにくいと言う欠点がある。
本発明の半導体メモリ用相補信号増幅回路は、第１のカ
レントミラー回路の入力回路を負荷として接続された第
１の駆動用トランジスタ及び前記第１のカレントミラー
回路の出力回路を負荷として接続された第２の駆動用ト
ランジスタからなる第１のダイナミック型差動増幅器
と、第２のカレントミラー回路の入力回路を負荷として
接続された第３の駆動用トランジスタ及び前記第２のカ
レントミラー回路の出力回路を負荷として接続された第
４の駆動用トランジスタからなる第２のダイナミック型
差動増幅器と、前記第1,第４の駆動用トランジスタのゲ
ートに共通に第１の入力信号を加える第１の入力信号供
給手段と、前記第2,第３の駆動用トランジスタのゲート
に共通に前記第１の入力信号と相補関係にある第２の入
力信号を加える第２の入力信号供給手段と、前記第１の
駆動用トランジスタとその負荷との接続点及び前記第３
の駆動用トランジスタとその負荷との接続点間に挿入さ
れた第１の半導体スイッチと、前記第２の駆動用トラン
ジスタとその負荷との接続点及び前記第４の駆動用トラ
ンジスタとその負荷との接続点間に挿入された第２の半
導体スイッチと、アドレス変化を検知して発生し前記第
1,第２の半導体スイッチを導通させる単一パルスである
イコライズ用信号を供給する制御信号印加手段とを含
み、前記イコライズ用信号の後縁が前記第1,第２の入力
信号の反転に同期し、パルス幅が前記第１の半導体スイ
ッチをして前記第１の駆動用トランジスタとその負荷と
の接続点と前記第３の駆動用トランジスタとその負荷と
の接続点の電位を等電位にさせかつ前記第２の半導体ス
イッチをして前記第２の駆動用トランジスタとその負荷
との接続点及び前記第４の駆動用トランジスタとその負
荷との接続点の電位を等電位にさせるのに足る時間に設
定されているというものである。
レントミラー回路の入力回路を負荷として接続された第
１の駆動用トランジスタ及び前記第１のカレントミラー
回路の出力回路を負荷として接続された第２の駆動用ト
ランジスタからなる第１のダイナミック型差動増幅器
と、第２のカレントミラー回路の入力回路を負荷として
接続された第３の駆動用トランジスタ及び前記第２のカ
レントミラー回路の出力回路を負荷として接続された第
４の駆動用トランジスタからなる第２のダイナミック型
差動増幅器と、前記第1,第４の駆動用トランジスタのゲ
ートに共通に第１の入力信号を加える第１の入力信号供
給手段と、前記第2,第３の駆動用トランジスタのゲート
に共通に前記第１の入力信号と相補関係にある第２の入
力信号を加える第２の入力信号供給手段と、前記第１の
駆動用トランジスタとその負荷との接続点及び前記第３
の駆動用トランジスタとその負荷との接続点間に挿入さ
れた第１の半導体スイッチと、前記第２の駆動用トラン
ジスタとその負荷との接続点及び前記第４の駆動用トラ
ンジスタとその負荷との接続点間に挿入された第２の半
導体スイッチと、アドレス変化を検知して発生し前記第
1,第２の半導体スイッチを導通させる単一パルスである
イコライズ用信号を供給する制御信号印加手段とを含
み、前記イコライズ用信号の後縁が前記第1,第２の入力
信号の反転に同期し、パルス幅が前記第１の半導体スイ
ッチをして前記第１の駆動用トランジスタとその負荷と
の接続点と前記第３の駆動用トランジスタとその負荷と
の接続点の電位を等電位にさせかつ前記第２の半導体ス
イッチをして前記第２の駆動用トランジスタとその負荷
との接続点及び前記第４の駆動用トランジスタとその負
荷との接続点の電位を等電位にさせるのに足る時間に設
定されているというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
この実施例は、ｐチャネルMOSFET T11,T12で構成され
る第１のカレトミラー回路１の入力回路を負荷として接
続された第１の駆動用トランジスタT16及び第１のカレ
ントミラー回路１の出力回路を負荷として接続された第
２の駆動用トランジスタT15からなる第１のダイナミッ
ク型差動増幅器２と、ｐチャネルMOSFET T13,T14で構
成される第２のカレントミラー回路３の入力回路を負荷
として接続された第３の駆動用トランジスタT17及び第
２のカレントミラー回路３出力回路を負荷として接続さ
れた第４の駆動用トランジスタT18からなる第２のダイ
ナミック型差動増幅器４と、第1,第４の駆動用トランジ
スタT16,T18のゲートに共通に第１の入力信号φ12を加
える第１の入力信号供給手段と、第2,第３の駆動用トラ
ンジスタT15,T17のゲートに共通に第１の入力信号φ12
と相補関係にある第２の入力信号φ12Bを加える第２の
入力信号供給手段と、第１の駆動用トランジスタとその
負荷との接続点SR1及び第３の駆動用トランジスタT17と
その負荷との接続点SR1B間に挿入されたＰチャネルMOSF
ET TE1からなる第１の半導体スイッチと、第２の駆動
用トランジスタT15とその負荷との接続点S1及び第４の
駆動用トランジスタT18とその負荷との接続点S1B間に挿
入されたｐチャネルMOS FET TE2からなる第２の半導
体スイッチと、アドレス変化を検知して発生し第1,第２
の半導体スイッチTE1,TE2を導通させる単一パルスであ
るイコライズ用信号を供給する制御信号印加手段とを含
み、前述のイコライズ用信号の後縁が第1,第２の入力信
号φ12,φ12Bの反転に同期し、パルス幅が第１の半導体
スイッチTE1をして第１の駆動用トランジスタT16とその
負荷との接続点と第３の駆動用トランジスタT17とその
負荷との接続点の電位を等電位にさせ、かつ第２の半導
体スイッチTE2をして第２の駆動用トランジスタT15とそ
の負荷との接続点及び第４の駆動用トランジスタT18と
その負荷との接続点の電位を等電位にさせるのに足る時
間に設定されている。
る第１のカレトミラー回路１の入力回路を負荷として接
続された第１の駆動用トランジスタT16及び第１のカレ
ントミラー回路１の出力回路を負荷として接続された第
２の駆動用トランジスタT15からなる第１のダイナミッ
ク型差動増幅器２と、ｐチャネルMOSFET T13,T14で構
成される第２のカレントミラー回路３の入力回路を負荷
として接続された第３の駆動用トランジスタT17及び第
２のカレントミラー回路３出力回路を負荷として接続さ
れた第４の駆動用トランジスタT18からなる第２のダイ
ナミック型差動増幅器４と、第1,第４の駆動用トランジ
スタT16,T18のゲートに共通に第１の入力信号φ12を加
える第１の入力信号供給手段と、第2,第３の駆動用トラ
ンジスタT15,T17のゲートに共通に第１の入力信号φ12
と相補関係にある第２の入力信号φ12Bを加える第２の
入力信号供給手段と、第１の駆動用トランジスタとその
負荷との接続点SR1及び第３の駆動用トランジスタT17と
その負荷との接続点SR1B間に挿入されたＰチャネルMOSF
ET TE1からなる第１の半導体スイッチと、第２の駆動
用トランジスタT15とその負荷との接続点S1及び第４の
駆動用トランジスタT18とその負荷との接続点S1B間に挿
入されたｐチャネルMOS FET TE2からなる第２の半導
体スイッチと、アドレス変化を検知して発生し第1,第２
の半導体スイッチTE1,TE2を導通させる単一パルスであ
るイコライズ用信号を供給する制御信号印加手段とを含
み、前述のイコライズ用信号の後縁が第1,第２の入力信
号φ12,φ12Bの反転に同期し、パルス幅が第１の半導体
スイッチTE1をして第１の駆動用トランジスタT16とその
負荷との接続点と第３の駆動用トランジスタT17とその
負荷との接続点の電位を等電位にさせ、かつ第２の半導
体スイッチTE2をして第２の駆動用トランジスタT15とそ
の負荷との接続点及び第４の駆動用トランジスタT18と
その負荷との接続点の電位を等電位にさせるのに足る時
間に設定されている。
第２図は第１図の回路の動作信号波形図である。
今、活性化信号φ11によって相補信号増幅回路が活性化
され、第1,第２の入力信号φ12,φ12Bが一点鎖線で示し
た曲線のように変化する時、例えば半導体メモリのアド
レス変化に伴って発生される単一パルスであるイコライ
ズ用の制御信号φE1が、二点鎖線で示したように発生す
るとS1とS1BおよびSR1とSR1Bがイコライズされ、φE1の
単一パルスの終了から増幅を開始する。この時、S1,S1B
およびSR1,SR1Bは同電位となった電位から増幅を開始す
るため、イコライズを行なわない場合に比べ高速な増幅
ができる。また、SR1,SR1Bをイコライズするため、φE1
のパルス幅も第４図に示すような構成の相補信号増幅回
路に比べ短くてよく、また第３図に示すような構成の相
補信号増幅回路に比べ構成素子数が少なく、かつ出力端
子の寄生容量も小さくできるので、イコライズ後の出力
信号の電位差がつき易くできる。
され、第1,第２の入力信号φ12,φ12Bが一点鎖線で示し
た曲線のように変化する時、例えば半導体メモリのアド
レス変化に伴って発生される単一パルスであるイコライ
ズ用の制御信号φE1が、二点鎖線で示したように発生す
るとS1とS1BおよびSR1とSR1Bがイコライズされ、φE1の
単一パルスの終了から増幅を開始する。この時、S1,S1B
およびSR1,SR1Bは同電位となった電位から増幅を開始す
るため、イコライズを行なわない場合に比べ高速な増幅
ができる。また、SR1,SR1Bをイコライズするため、φE1
のパルス幅も第４図に示すような構成の相補信号増幅回
路に比べ短くてよく、また第３図に示すような構成の相
補信号増幅回路に比べ構成素子数が少なく、かつ出力端
子の寄生容量も小さくできるので、イコライズ後の出力
信号の電位差がつき易くできる。
以上説明したように本発明は、相補信号増幅回路を構成
するカレントミラー型センス増幅器である第1,第２のダ
イナミック型差動増幅器の正相出力端子S1,S1B,逆相出
力端子SR1,SR1Bのうち、互いに逆相の出力信号が表われ
るS1とS1B,SR1とSR1Bをそれぞれイコライズすることに
より回路構成素子を多く用いることなく、高速な相補信
号増幅を行なうことができる効果がある。
するカレントミラー型センス増幅器である第1,第２のダ
イナミック型差動増幅器の正相出力端子S1,S1B,逆相出
力端子SR1,SR1Bのうち、互いに逆相の出力信号が表われ
るS1とS1B,SR1とSR1Bをそれぞれイコライズすることに
より回路構成素子を多く用いることなく、高速な相補信
号増幅を行なうことができる効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図に
示した回路の動作信号波形図、第３図は従来例の回路
図、第４図は他の従来例の回路図、第５図，第６図はそ
れぞれ第４図，第３図に示した回路の動作信号波形図で
ある。 １……第１のカレントミラー回路、２……第１のダイナ
ミック型差動増幅器、３……第２のカレントミラー回
路、４……第２のダイナミック型差動増幅器、S1,S1B,S
2,S2B,S3,S3B……カレントミラー回路の出力側と駆動用
トランジスタとの接続点、SR1,SR1B,SR2,SR2B,SR3,SR3B
……カレントミラー回路の入力側と駆動用トランジスタ
との接続点、T11,T12,T13,T14,T21,T22,T23,T24,T31,T
32,T33,T34,TE1,TE2,TE21,TE22,TE23,TE31……ｐチャネ
ルMOSFET、T15,T16,T17,T18,T19,T20,T25,T26,T27,T28,
T29,T30,T35,T36,T37,T38,T39,T40……ｎチャネルMOSFE
T、φ12,φ22,φ32……第１の入力信号、φ12B,φ22B,
φ32B……第２の入力信号、φ13,φ23,φ33……第１の
出力信号、φ13B,φ23B,φ33B……第２の出力信号、φ
11,φ21,φ31……活性化信号、φE1,φE2,φE3……制御
信号（イコライズ用信号）。
示した回路の動作信号波形図、第３図は従来例の回路
図、第４図は他の従来例の回路図、第５図，第６図はそ
れぞれ第４図，第３図に示した回路の動作信号波形図で
ある。 １……第１のカレントミラー回路、２……第１のダイナ
ミック型差動増幅器、３……第２のカレントミラー回
路、４……第２のダイナミック型差動増幅器、S1,S1B,S
2,S2B,S3,S3B……カレントミラー回路の出力側と駆動用
トランジスタとの接続点、SR1,SR1B,SR2,SR2B,SR3,SR3B
……カレントミラー回路の入力側と駆動用トランジスタ
との接続点、T11,T12,T13,T14,T21,T22,T23,T24,T31,T
32,T33,T34,TE1,TE2,TE21,TE22,TE23,TE31……ｐチャネ
ルMOSFET、T15,T16,T17,T18,T19,T20,T25,T26,T27,T28,
T29,T30,T35,T36,T37,T38,T39,T40……ｎチャネルMOSFE
T、φ12,φ22,φ32……第１の入力信号、φ12B,φ22B,
φ32B……第２の入力信号、φ13,φ23,φ33……第１の
出力信号、φ13B,φ23B,φ33B……第２の出力信号、φ
11,φ21,φ31……活性化信号、φE1,φE2,φE3……制御
信号（イコライズ用信号）。
Claims (1)
- 【請求項１】第１のカレントミラー回路の入力回路を負
荷として接続された第１の駆動用トランジスタ及び前記
第１のカレントミラー回路の出力回路を負荷として接続
された第２の駆動用トランジスタからなる第１のダイナ
ミック型差動増幅器と、第２のカレントミラー回路の入
力回路を負荷として接続された第３の駆動用トランジス
タ及び前記第２のカレントミラー回路の出力回路を負荷
として接続された第４の駆動用トランジスタからなる第
２のダイナミック型差動増幅器と、前記第1,第４の駆動
用トランジスタのゲートに共通に第１の入力信号を加え
る第１の入力信号供給手段と、前記第2,第３の駆動用ト
ランジスタのゲートに共通に前記第１の入力信号と相補
関係にある第２の入力信号を加える第２の入力信号供給
手段と、前記第１の駆動用トランジスタとその負荷との
接続点及び前記第３の駆動用トランジスタとその負荷と
の接続点間に挿入された第１の半導体スイッチと、前記
第２の駆動用トランジスタとその負荷との接続点及び前
記第４の駆動用トランジスタとその負荷との接続点間に
挿入された第２の半導体スイッチと、アドレス変化を検
知して発生し前記第1,第２の半導体スイッチを導通させ
る単一パルスであるイコライズ用信号を供給する制御信
号印加手段とを含み、前記イコライズ用信号の後縁が前
記第1,第２の入力信号の反転に同期し、パルス幅が前記
第１の半導体スイッチをして前記第１の駆動用トランジ
スタとその負荷との接続点と前記第３の駆動用トランジ
スタとその負荷との接続点の電位を等電位にさせかつ前
記第２の半導体スイッチをして前記第２の駆動用トラン
ジスタとその負荷との接続点及び前記第４の駆動用トラ
ンジスタとその負荷との接続点の電位を等電位にさせる
のに足る時間に設定されていることを特徴とする半導体
メモリ用相補信号増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307010A JPH0683036B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体メモリ用相補信号増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307010A JPH0683036B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体メモリ用相補信号増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63158908A JPS63158908A (ja) | 1988-07-01 |
| JPH0683036B2 true JPH0683036B2 (ja) | 1994-10-19 |
Family
ID=17963928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307010A Expired - Lifetime JPH0683036B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体メモリ用相補信号増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683036B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0780064A (ja) * | 1993-06-28 | 1995-03-28 | Kyowa Shinku Gijutsu Kk | 薬品容器兼注射器における注射筒本体 |
-
1986
- 1986-12-22 JP JP61307010A patent/JPH0683036B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0780064A (ja) * | 1993-06-28 | 1995-03-28 | Kyowa Shinku Gijutsu Kk | 薬品容器兼注射器における注射筒本体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63158908A (ja) | 1988-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0408031B1 (en) | Data read circuit for semiconductor storage device | |
| US5023841A (en) | Double stage sense amplifier for random access memories | |
| USRE36264E (en) | Read circuit for accessing dynamic random access memories (DRAMs) | |
| US4656608A (en) | Semiconductor memory device | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| US4133049A (en) | Memory circuit arrangement utilizing one-transistor-per-bit memory cells | |
| US6023436A (en) | Integrated circuit memory devices having synchronized bit line selection and I/O line precharge capability and methods of operating same | |
| JPS63146293A (ja) | 半導体記憶装置 | |
| JP3805802B2 (ja) | 半導体メモリ装置のデータ出力回路 | |
| JPH0683036B2 (ja) | 半導体メモリ用相補信号増幅回路 | |
| US5278788A (en) | Semiconductor memory device having improved controlling function for data buses | |
| KR100366523B1 (ko) | 센스 앰프 회로 | |
| JP2000182375A (ja) | 半導体メモリ装置 | |
| KR0186102B1 (ko) | 반도체 메모리의 데이타 입력회로 | |
| JPH054753B2 (ja) | ||
| USRE33725E (en) | Self referenced sense amplifier | |
| US6201413B1 (en) | Synchronous integrated circuit device utilizing an integrated clock/command technique | |
| JP2000268577A (ja) | 半導体記憶装置とその制御方法 | |
| KR100434482B1 (ko) | 분리게이트 제어회로 및 제어방법과 이를 이용한 반도체 메모리장치 | |
| JPH0291886A (ja) | 半導体メモリ装置 | |
| JP2972297B2 (ja) | 半導体集積回路装置 | |
| JP2937154B2 (ja) | 増幅回路 | |
| JPH02304797A (ja) | 半導体記憶装置 | |
| JPH05128861A (ja) | 半導体メモリ装置 | |
| JPH10261289A (ja) | 半導体記憶装置 |