JPH0683067B2 - 分周装置 - Google Patents
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- JPH0683067B2 JPH0683067B2 JP62257556A JP25755687A JPH0683067B2 JP H0683067 B2 JPH0683067 B2 JP H0683067B2 JP 62257556 A JP62257556 A JP 62257556A JP 25755687 A JP25755687 A JP 25755687A JP H0683067 B2 JPH0683067 B2 JP H0683067B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、クロックを分周する分周装置に関するもので
ある。
ある。
従来の技術 ディジタル回路においてはクロックを分周するための分
周装置がよく用いられる。
周装置がよく用いられる。
以下図面を参照しながら従来の分周装置について説明す
る。第４図は従来の分周装置構成を示したブロック図で
ある。本従来例では分周比は３分の１である。第４図に
おいて31と32はＤフリップフロップ、33はANDゲート回
路である。Ｄフリップフロップ31と32はともにＱ出力が
Ｄ入力に帰還されているので、Ｃ入力にクロックが入力
されるたびにＱ出力の極性が反転する。またＤフリップ
フロップ31のＱ出力はＤフリップフロップ32のＣ入力に
接続され、Ｄフリップフロップ31のＱ出力とＤフリップ
フロップ32のＱ出力がANDゲート33に入力されその出力
はＤフリップフロップ31と32のリセット端子ｒに接続さ
れている。したがってＤフリップフロップ31は入力端子
34からクロックが入力されるごとにＱ出力が反転し、Ｄ
フリップフロップ32のＱ出力はＤフリップフロップ31の
Ｑ出力が反転するごと反転し、Ｄフリップフロップ31の
Ｑ出力が１でＤフリップフロップ32のＱ出力が０になっ
た瞬間Ｄフリップフロップ31と32のＱ出力は０となる。
以上の動作を波形で示した図が第５図である。第５図で
（ａ）は入力端子34に入力されるクロックの波形、
（ｂ）は出力端子36すなわちＤフリップフロップ31のＱ
出力の波形、（ｃ）は出力端子35すなわちＤフリップフ
ロップ32のＱ出力の波形を示している。この図から入力
端子34に入力されたクロックが３分の１されて出力端子
35と36に得られることが判る。
る。第４図は従来の分周装置構成を示したブロック図で
ある。本従来例では分周比は３分の１である。第４図に
おいて31と32はＤフリップフロップ、33はANDゲート回
路である。Ｄフリップフロップ31と32はともにＱ出力が
Ｄ入力に帰還されているので、Ｃ入力にクロックが入力
されるたびにＱ出力の極性が反転する。またＤフリップ
フロップ31のＱ出力はＤフリップフロップ32のＣ入力に
接続され、Ｄフリップフロップ31のＱ出力とＤフリップ
フロップ32のＱ出力がANDゲート33に入力されその出力
はＤフリップフロップ31と32のリセット端子ｒに接続さ
れている。したがってＤフリップフロップ31は入力端子
34からクロックが入力されるごとにＱ出力が反転し、Ｄ
フリップフロップ32のＱ出力はＤフリップフロップ31の
Ｑ出力が反転するごと反転し、Ｄフリップフロップ31の
Ｑ出力が１でＤフリップフロップ32のＱ出力が０になっ
た瞬間Ｄフリップフロップ31と32のＱ出力は０となる。
以上の動作を波形で示した図が第５図である。第５図で
（ａ）は入力端子34に入力されるクロックの波形、
（ｂ）は出力端子36すなわちＤフリップフロップ31のＱ
出力の波形、（ｃ）は出力端子35すなわちＤフリップフ
ロップ32のＱ出力の波形を示している。この図から入力
端子34に入力されたクロックが３分の１されて出力端子
35と36に得られることが判る。
発明が解決しようとする問題点 しかしながら上記のような構成の分周装置では分周比を
変えるためには、Ｄフリップフロップの数を変えるか、
リセットのタイミングを変える手段しかないので、分周
比としては整数分の１しか選択できないという欠点があ
った。
変えるためには、Ｄフリップフロップの数を変えるか、
リセットのタイミングを変える手段しかないので、分周
比としては整数分の１しか選択できないという欠点があ
った。
本発明は上記問題点に鑑み、任意の分周比k/l（k,lは自
然数）が実現可能な分周装置を提供するものである。
然数）が実現可能な分周装置を提供するものである。
問題点を解決するための手段 上記問題点を解決するために本発明の分周装置は、１ク
ロック前のデータに定数Ａ（Ａは自然数）とＣ（Ｃは０
または１）を累積して新たな出力とし、その出力が定数
Ｄ（ＤはＡより大きい自然数）を超えた時はＤを出力か
ら減算することにより鋸歯状のデータを発生するディジ
タル発振回路と、ｍ（ｍは自然数の定数）クロック期間
に前記ＣをＲ（Ｒは自然数の定数）回１とし、ｍ−Ｒ回
０とする演算回路と、前記ディジタル発振回路の出力を
D/A変換するD/A変換器を具備し、前記D/A変換器の出力
に得られたアナログ信号の鋸波の周波数をクロック周波
数のk/l（k,lは自然数の定数でk/lは既約分数）とした
時、前記定数ｍはｋ×D/lを約分した時の分母とし、ま
たその分子をｎ（ｎは自然数の定数）とすると、前記定
数Ａは前記定数ｎを前記定数ｍで割った時の商であり、
前記定数Ｒは前記定数ｎを前記定数ｍで割った時の余り
であるように構成されるものである。
ロック前のデータに定数Ａ（Ａは自然数）とＣ（Ｃは０
または１）を累積して新たな出力とし、その出力が定数
Ｄ（ＤはＡより大きい自然数）を超えた時はＤを出力か
ら減算することにより鋸歯状のデータを発生するディジ
タル発振回路と、ｍ（ｍは自然数の定数）クロック期間
に前記ＣをＲ（Ｒは自然数の定数）回１とし、ｍ−Ｒ回
０とする演算回路と、前記ディジタル発振回路の出力を
D/A変換するD/A変換器を具備し、前記D/A変換器の出力
に得られたアナログ信号の鋸波の周波数をクロック周波
数のk/l（k,lは自然数の定数でk/lは既約分数）とした
時、前記定数ｍはｋ×D/lを約分した時の分母とし、ま
たその分子をｎ（ｎは自然数の定数）とすると、前記定
数Ａは前記定数ｎを前記定数ｍで割った時の商であり、
前記定数Ｒは前記定数ｎを前記定数ｍで割った時の余り
であるように構成されるものである。
作用 本発明は上記の構成により、入力されたクロックを有理
数の分周比で分周できるものである。
数の分周比で分周できるものである。
実施例 本発明の一実施例について図面を参照しながら説明す
る。第１図は本発明の分周装置の構成を示したブロック
図であり、第２図は第１図の分周装置におけるディジタ
ル発振回路の出力波形を示した波形図であり、横軸が時
間、縦軸がデータ出力を表わしている。なお図ではディ
ジタルのデータラインは太線で示した。第１図でディジ
タル発振回路10は加算器１とＤフリップフロップ２から
構成されている。加算器１はｎビットの加算器であり、
ダイナミックレンジＤは2n-である。加算器１の出力は
Ｄフリップフロップ２で１クロック遅延されて加算器１
に帰還されるので、加算器１のもう一方の入力に入力さ
れた定数Ａ（Ａは自然数）が１クロックごとに累積さ
れ、Ｄを超えるとオーバーフローする。したがって加算
器１の出力に得られるデータは第２図に示すような階段
状の鋸波となる。鋸波はクロック周期τごとにＡずつ増
加しＤを超えるとオーバーフローするのでディジタル発
振回路10の出力周波数がＡに比例する様子が判る。
る。第１図は本発明の分周装置の構成を示したブロック
図であり、第２図は第１図の分周装置におけるディジタ
ル発振回路の出力波形を示した波形図であり、横軸が時
間、縦軸がデータ出力を表わしている。なお図ではディ
ジタルのデータラインは太線で示した。第１図でディジ
タル発振回路10は加算器１とＤフリップフロップ２から
構成されている。加算器１はｎビットの加算器であり、
ダイナミックレンジＤは2n-である。加算器１の出力は
Ｄフリップフロップ２で１クロック遅延されて加算器１
に帰還されるので、加算器１のもう一方の入力に入力さ
れた定数Ａ（Ａは自然数）が１クロックごとに累積さ
れ、Ｄを超えるとオーバーフローする。したがって加算
器１の出力に得られるデータは第２図に示すような階段
状の鋸波となる。鋸波はクロック周期τごとにＡずつ増
加しＤを超えるとオーバーフローするのでディジタル発
振回路10の出力周波数がＡに比例する様子が判る。
このようにして得られたディジタル発振回路の出力デー
タをD/A変換器３でアナログ信号に変換すれば出力端子
４にはＡに比例した発振出力が得られる。この発振周期
をＴとすれば、第２図から Ｔ＝D/A×τ ……（１） （１）式より、 Ａ＝Ｄ・τ/T ……（２） （２）式でτ/Tは出力端子４に得られた発振周波数のク
ロック周波数に対する分周比である。この分周比を任意
の正の有理数k/l（ただしk,lは自然数でk/lは既約分
数）に設定した時の（２）式の右辺の値をA1とおけば A1＝Ｄ・k/1 ……（３） となるが、任意の分周比を設定したことにより右辺は必
ずしも自然数とはならない。
タをD/A変換器３でアナログ信号に変換すれば出力端子
４にはＡに比例した発振出力が得られる。この発振周期
をＴとすれば、第２図から Ｔ＝D/A×τ ……（１） （１）式より、 Ａ＝Ｄ・τ/T ……（２） （２）式でτ/Tは出力端子４に得られた発振周波数のク
ロック周波数に対する分周比である。この分周比を任意
の正の有理数k/l（ただしk,lは自然数でk/lは既約分
数）に設定した時の（２）式の右辺の値をA1とおけば A1＝Ｄ・k/1 ……（３） となるが、任意の分周比を設定したことにより右辺は必
ずしも自然数とはならない。
（３）式の右辺を約分してn/m（m,nは整数）と置くと、 A1＝n/m ……（４） ｎをｍで割った商をA,余りをＲとすると A1＝Ａ＋R/m ……（５） と表わされる。（４）式から判るようにA1はＲが０のと
き以外は自然数にならない。分周比k/1を得るためにはA
1を累積する必要があるが、加算器１にｊビットの整数
の加算器を用いた場合は、A1を累積できない。そこで加
算器１でA1を累積する代りにＡを累積する。この場合
（５）式から判るようにR/mの分だけ累積されないので
誤差を生じる。したがってR/mを別に累積し、その結果
が１を超えるごとに加算器１に誤差の補正信号として１
を加算すれば誤差が補正される。加算器１はキャリー入
力Ｃを持つので補正信号はこのキャリー入力を加えれば
よい。次に今述べた補正信号を発生する演算回路11につ
いて説明する。
き以外は自然数にならない。分周比k/1を得るためにはA
1を累積する必要があるが、加算器１にｊビットの整数
の加算器を用いた場合は、A1を累積できない。そこで加
算器１でA1を累積する代りにＡを累積する。この場合
（５）式から判るようにR/mの分だけ累積されないので
誤差を生じる。したがってR/mを別に累積し、その結果
が１を超えるごとに加算器１に誤差の補正信号として１
を加算すれば誤差が補正される。加算器１はキャリー入
力Ｃを持つので補正信号はこのキャリー入力を加えれば
よい。次に今述べた補正信号を発生する演算回路11につ
いて説明する。
演算回路11は加算器5,オーバーフロー検出器6,スイッチ
回路8,演算回路7,Dフリップフロップ９から構成され
る。先に述べたように演算回路はR/mを累積し、その結
果が１を超えた時に出力に１を、超えない時は０を出力
する回路であり、１がＲ回,0がｍ−Ｒ回出力されること
になる。このアルゴリズムはＲを累積し、その結果がｍ
を超えた時に出力に１を、超えない時は０を出力するこ
とと等しい。そこで加算器５でＲをＤフリップフロップ
９の出力に加算し、その出力をオーバーフロー検出器６
でｍを超えないか判定しｍを超えた時はスイッチ回路８
を端子13に切り替えて加算器５の出力からｍを減算器７
で減算し、その出力をＤフリップフロップ９に与えて加
算器５に帰還させれば、前に述べたアルゴリズムが実現
できる。したがって演算回路11の出力は、オーバーフロ
ー検出器６でオーバーフローを検出した時に１を、それ
以外は０を出力してディジタル発振回路10における加算
器１のキャリー入力Ｃに入力すればよい。
回路8,演算回路7,Dフリップフロップ９から構成され
る。先に述べたように演算回路はR/mを累積し、その結
果が１を超えた時に出力に１を、超えない時は０を出力
する回路であり、１がＲ回,0がｍ−Ｒ回出力されること
になる。このアルゴリズムはＲを累積し、その結果がｍ
を超えた時に出力に１を、超えない時は０を出力するこ
とと等しい。そこで加算器５でＲをＤフリップフロップ
９の出力に加算し、その出力をオーバーフロー検出器６
でｍを超えないか判定しｍを超えた時はスイッチ回路８
を端子13に切り替えて加算器５の出力からｍを減算器７
で減算し、その出力をＤフリップフロップ９に与えて加
算器５に帰還させれば、前に述べたアルゴリズムが実現
できる。したがって演算回路11の出力は、オーバーフロ
ー検出器６でオーバーフローを検出した時に１を、それ
以外は０を出力してディジタル発振回路10における加算
器１のキャリー入力Ｃに入力すればよい。
以上述べたようにして入力されたクロックを任意の分周
比k/lで分周した信号を出力端子４に得ることができ
る。次に具体例として加算器１が９ビットすなわちダイ
ナミックレンジが512,分周比が3/22の場合について式を
追って説明する。
比k/lで分周した信号を出力端子４に得ることができ
る。次に具体例として加算器１が９ビットすなわちダイ
ナミックレンジが512,分周比が3/22の場合について式を
追って説明する。
（３）式でＤ＝512,k/l＝3/22とすれば、 A1＝512×3/22＝768/11 （４）式よりｎ＝768,m＝11となるから、 A1＝69＋9/11 （５）式よりＡ＝69,R＝９となる。したがって加算器１
には69を加算し、加算器５には９を加算してオーバーフ
ロー検出器６は11を超えた時に１を出力するようにすれ
ば、3/22分周が実現できる。
には69を加算し、加算器５には９を加算してオーバーフ
ロー検出器６は11を超えた時に１を出力するようにすれ
ば、3/22分周が実現できる。
また以上の説明では加算器１はｊビットの加算器とした
が、２の冪乗の加算器に限定されるものではなくダイナ
ミックレンジＤが自然数の加算器であればよい。
が、２の冪乗の加算器に限定されるものではなくダイナ
ミックレンジＤが自然数の加算器であればよい。
次に第３図を参照しながら本発明の他の実施例について
説明する。本実施例では第１の実施例の演算回路11の代
りに演算回路20を用いているが、その他の構成は第１の
実施例と等しいので同一構成要素には同一番号を付し
た。本実施例では演算回路20はｍ進カウンタ22とROM21
から構成されている。第１の実施例で述べたように演算
回路20はＲを累積して出力がｍを超えるごとに１を出力
する回路であり、この演算はｍを法とする剰余系での累
積と考えられる。（４）式と（５）式からＲとｍは互い
に素であることから、累積結果はｍ回目で同じ値とな
る。すなわち演算回路20の出力は周期ｍで同じパターン
を繰り返す。そこで本実施例ではｍ進カウンタ22を設
け、その出力をROMのアドレスに与え、ROMにはあらかじ
め第１の実施例の演算回路11の出力に得られるパターン
を書き込んでおくことによって、演算回路11と同じ機能
を実現している。
説明する。本実施例では第１の実施例の演算回路11の代
りに演算回路20を用いているが、その他の構成は第１の
実施例と等しいので同一構成要素には同一番号を付し
た。本実施例では演算回路20はｍ進カウンタ22とROM21
から構成されている。第１の実施例で述べたように演算
回路20はＲを累積して出力がｍを超えるごとに１を出力
する回路であり、この演算はｍを法とする剰余系での累
積と考えられる。（４）式と（５）式からＲとｍは互い
に素であることから、累積結果はｍ回目で同じ値とな
る。すなわち演算回路20の出力は周期ｍで同じパターン
を繰り返す。そこで本実施例ではｍ進カウンタ22を設
け、その出力をROMのアドレスに与え、ROMにはあらかじ
め第１の実施例の演算回路11の出力に得られるパターン
を書き込んでおくことによって、演算回路11と同じ機能
を実現している。
以上の説明ではD/A変換器の出力には鋸波状のデータが
得られると述べたが、D/A変換器に非線形の特性を持た
せれば任意の波形を得ることができる。これはディジタ
ル発振装置の出力を非線形の入出力特性をあらかじめテ
ーブルとして書き込んだROMを用いて波形変換しても同
等の効果が得られる。
得られると述べたが、D/A変換器に非線形の特性を持た
せれば任意の波形を得ることができる。これはディジタ
ル発振装置の出力を非線形の入出力特性をあらかじめテ
ーブルとして書き込んだROMを用いて波形変換しても同
等の効果が得られる。
発明の効果 以上のように本発明は、ディジタル発振回路に演算回路
からの出力を加算して発振周波数を補正することによっ
て、任意の有理数倍の分周比を実現する分周装置を得る
ことができる。
からの出力を加算して発振周波数を補正することによっ
て、任意の有理数倍の分周比を実現する分周装置を得る
ことができる。
第１図は本発明の一実施例における分周装置の構成を示
したブロック図、第２図は第１図の実施例のディジタル
発振装置の出力波形を示した波形図、第３図は本発明の
他の一実施例における分周装置の構成を示したブロック
図、第４図は従来の分周装置の構成を示したブロック
図、第５図は動作波形図である。 ３……D/A変換器、10……ディジタル発振装置、11,20…
…演算回路、31,32……Ｄフリップフロップ、33……AND
ゲート回路。
したブロック図、第２図は第１図の実施例のディジタル
発振装置の出力波形を示した波形図、第３図は本発明の
他の一実施例における分周装置の構成を示したブロック
図、第４図は従来の分周装置の構成を示したブロック
図、第５図は動作波形図である。 ３……D/A変換器、10……ディジタル発振装置、11,20…
…演算回路、31,32……Ｄフリップフロップ、33……AND
ゲート回路。
Claims (4)
- 【請求項１】１クロック前のデータに定数Ａ（Ａは自然
数）とＣ（Ｃは０または１）を累積して新たな出力と
し、その出力が定数Ｄ（ＤはＡより大きい自然数）を超
えた時はＤを出力から減算することにより鋸歯状のデー
タを発生するディジタル発振回路と、ｍ（ｍは自然数の
定数）クロック期間に前記ＣをＲ（Ｒは自然数の定数）
回１とし、ｍ−Ｒ回０とする演算回路と、前記ディジタ
ル発振回路の出力をD/A変換するD/A変換器を具備し、前
記D/A変換器の出力に得られたアナログ信号の鋸波の周
波数をクロック周波数のk/l（k,lは自然数の定数でk/l
は既約分数）とした時、前記定数ｍはｋ×D/lを約分し
た時の分母とし、またその分子をｎ（ｎは自然数の定
数）とすると、前記定数Ａは前記定数ｎを前記定数ｍで
割った時の商であり、前記定数Ｒは前記定数ｎを前記定
数ｍで割った時の余りであることを特徴とする分周装
置。 - 【請求項２】ディジタル発振回路は、キャリー入力を具
備したｊ（ｊは自然数の定数）ビットの第１の加算回路
と、前記第１の加算回路の出力を１クロック遅延させて
その出力を前記第１の加算回路に帰還する第１のＤフリ
ップフロップを具備し、前記第１の加算回路の入力に定
数Ａを加算し、前記第１の加算回路のキャリー入力に演
算回路の出力を入力するように構成したことを特徴とす
る特許請求の範囲第（１）項記載の分周装置。 - 【請求項３】演算回路は、ダイナミックレンジが定数ｍ
であって、加算結果がオーバーフローして定数ｍを超え
た時はその結果から定数ｍを減じた値を出力とする第２
の加算回路と、前記第２の加算回路の出力を１クロック
遅延させてその出力を前記第２の加算回路に帰還する第
２のＤフリップフロップを具備し、前記第２の加算回路
で定数Ｒを累積し、前記第２の加算回路の出力がオーバ
ーフローした時は１を出力し、オーバーフローしない時
は０を出力するように構成したことを特徴とする特許請
求の範囲第（１）項記載の分周装置。 - 【請求項４】演算回路はクロックをｍ分周するｍ進カウ
ンタと、前記ｍ進カウンタの出力をアドレス信号としｍ
個のアドレスのうちＲ個のアドレスには１、それ以外の
ｍ−Ｒ個のアドレスには０のデータが書き込まれている
出力が１ビットのROM（読出し専用メモリ）を具備し、
このROMの出力を前記演算回路の出力とすることを特徴
とする特許請求の範囲第（１）項記載の分周装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257556A JPH0683067B2 (ja) | 1987-10-13 | 1987-10-13 | 分周装置 |
| US07/255,267 US4959616A (en) | 1987-10-13 | 1988-10-11 | Digital oscillation apparatus |
| KR1019880013296A KR910006473B1 (ko) | 1987-10-13 | 1988-10-12 | 디지틀발진장치 |
| EP88309622A EP0312370B1 (en) | 1987-10-13 | 1988-10-13 | Digital oscillation apparatus |
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