JPH0683167B2 - デジタルデータ伝送装置 - Google Patents
デジタルデータ伝送装置Info
- Publication number
- JPH0683167B2 JPH0683167B2 JP21897988A JP21897988A JPH0683167B2 JP H0683167 B2 JPH0683167 B2 JP H0683167B2 JP 21897988 A JP21897988 A JP 21897988A JP 21897988 A JP21897988 A JP 21897988A JP H0683167 B2 JPH0683167 B2 JP H0683167B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control circuit
- channel
- time slot
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数個のチャンネル部とそれらを制御する共
通部とから成るデジタル伝送装置に利用する。特に、チ
ャンネル制御手段に関する。
通部とから成るデジタル伝送装置に利用する。特に、チ
ャンネル制御手段に関する。
本発明は、入力信号のそれぞれを制御回路のデータに基
づき指定のタイムスロットに割付けるコンバータ回路を
有するデジタルデータ伝送装置において、 制御回路の不調時にコンバータ回路を伝送路から切離す
ことにより、 タイムスロットへの異常割付けによる障害を防止するこ
とができるようにしたものである。
づき指定のタイムスロットに割付けるコンバータ回路を
有するデジタルデータ伝送装置において、 制御回路の不調時にコンバータ回路を伝送路から切離す
ことにより、 タイムスロットへの異常割付けによる障害を防止するこ
とができるようにしたものである。
従来例では、第２図に示すように、共通制御回路301′
からの制御信号を入力した制御回路103および203はコン
バータ回路101および201への入力信号のタイムスロット
を指定するデータを生成する。コンバータ回路101およ
び201の出力は共通線10に与えられたインタフェース回
路302を経由してデジタル伝送路40に送出される。
からの制御信号を入力した制御回路103および203はコン
バータ回路101および201への入力信号のタイムスロット
を指定するデータを生成する。コンバータ回路101およ
び201の出力は共通線10に与えられたインタフェース回
路302を経由してデジタル伝送路40に送出される。
しかし、このような従来例では、制御回路が異常動作し
て入力信号が所定のタイムスロットに正確に割付けられ
なくてもデジタル伝送路に送出される欠点があった。
て入力信号が所定のタイムスロットに正確に割付けられ
なくてもデジタル伝送路に送出される欠点があった。
本発明はこのような欠点を除去するもので、タイムスロ
ットへの異常割付けによる障害を防止することができる
デジタルデータ伝送装置を提供することを目的とする。
ットへの異常割付けによる障害を防止することができる
デジタルデータ伝送装置を提供することを目的とする。
本発明は、複数個の入力信号が到来する端子と、この端
子を経由する入力信号のひとつを指定されたタイムスロ
ットに割付けた信号を生成するコンバータ回路およびタ
イムスロットを指定するデータをこのコンバータ回路に
与える制御回路を有するチャンネル部の複数個と、この
各チャネル部のコンバータ回路の出力をデジタル伝送路
に接続するインタフェース回路および上記制御回路にタ
イムスロット割付け情報を与える共通制御回路を含む共
通部とを備えたデジタルデータ伝送装置において、上記
チャンネル部のそれぞれは、上記コンバータ回路の出力
に接続され、自チャンネル部の制御回路の異常時に自チ
ャンネル部のコンバータ回路で生成された信号の通過を
禁止するスイッチ回路を備え、上記共通制御回路は、各
チャンネル部の制御回路を監視し、タイムスロットの割
付け情報が制御回路に正常に伝送されない異常を検出す
ると上記スイッチ回路を開路状態に制御する制御手段を
備えることを特徴とする。
子を経由する入力信号のひとつを指定されたタイムスロ
ットに割付けた信号を生成するコンバータ回路およびタ
イムスロットを指定するデータをこのコンバータ回路に
与える制御回路を有するチャンネル部の複数個と、この
各チャネル部のコンバータ回路の出力をデジタル伝送路
に接続するインタフェース回路および上記制御回路にタ
イムスロット割付け情報を与える共通制御回路を含む共
通部とを備えたデジタルデータ伝送装置において、上記
チャンネル部のそれぞれは、上記コンバータ回路の出力
に接続され、自チャンネル部の制御回路の異常時に自チ
ャンネル部のコンバータ回路で生成された信号の通過を
禁止するスイッチ回路を備え、上記共通制御回路は、各
チャンネル部の制御回路を監視し、タイムスロットの割
付け情報が制御回路に正常に伝送されない異常を検出す
ると上記スイッチ回路を開路状態に制御する制御手段を
備えることを特徴とする。
コンバータ回路が、制御回路からのデータに基づき入力
信号を指定のタイムスロットに出力する。このコンバー
タ回路の出力はスイッチ回路を経由してデジタル伝送路
に伝送される。ところで、制御回路が正常に動作してい
るときはスイッチ回路は閉路しているが、異常時には開
路状態になる。
信号を指定のタイムスロットに出力する。このコンバー
タ回路の出力はスイッチ回路を経由してデジタル伝送路
に伝送される。ところで、制御回路が正常に動作してい
るときはスイッチ回路は閉路しているが、異常時には開
路状態になる。
以下、本発明の一実施例を図面に基づき説明する。第１
図はこの実施例の構成を示すブロック構成図である。
図はこの実施例の構成を示すブロック構成図である。
この実施例は、第１図に示すように、タイムスロットデ
ータ130で指定されるタイムスロットに入力信号110を出
力するコンバータ回路101、コンバータ回路101の出力12
0を入力し、共通制御回路301からのスイッチ制御信号20
に応じて共通線10に出力するスイッチ回路102および共
通制御回路301からの制御信号30を入力し、タイムスロ
ットデータ130を出力する制御回路103を有するチャンネ
ル部100と、このチャンネル部100と同一構成のチャンネ
ル部200と、複数個のチャンネル部に対してスイッチ制
御信号と制御信号とを出力する共通制御回路301および
複数個のチャンネル部のスイッチ回路の出力をデジタル
伝送路40に接続するインタフェース回路302を有する共
通部300とを備える。すなわち、この実施例は、複数個
の入力信号が到来する端子である入力端子400と、この
端子400を経由する入力信号のひとつを指定されたタイ
ムスロットに割付けた信号を生成するコンバータ回路10
1およびタイムスロットを指定するデータを生成し、こ
のコンバータ回路101に与える制御回路103を有するチャ
ンネル部100およびチャンネル部100と同じ構成のチャン
ネル部200とを備え、チャンネル部100のそれぞれは、さ
らに、コンバータ回路101の出力に接続され、自チャン
ネル部の制御回路103の異常時に自チャンネルの部のコ
ンバータ回路で生成した信号の通過を禁止するスイッチ
回路102を備える。
ータ130で指定されるタイムスロットに入力信号110を出
力するコンバータ回路101、コンバータ回路101の出力12
0を入力し、共通制御回路301からのスイッチ制御信号20
に応じて共通線10に出力するスイッチ回路102および共
通制御回路301からの制御信号30を入力し、タイムスロ
ットデータ130を出力する制御回路103を有するチャンネ
ル部100と、このチャンネル部100と同一構成のチャンネ
ル部200と、複数個のチャンネル部に対してスイッチ制
御信号と制御信号とを出力する共通制御回路301および
複数個のチャンネル部のスイッチ回路の出力をデジタル
伝送路40に接続するインタフェース回路302を有する共
通部300とを備える。すなわち、この実施例は、複数個
の入力信号が到来する端子である入力端子400と、この
端子400を経由する入力信号のひとつを指定されたタイ
ムスロットに割付けた信号を生成するコンバータ回路10
1およびタイムスロットを指定するデータを生成し、こ
のコンバータ回路101に与える制御回路103を有するチャ
ンネル部100およびチャンネル部100と同じ構成のチャン
ネル部200とを備え、チャンネル部100のそれぞれは、さ
らに、コンバータ回路101の出力に接続され、自チャン
ネル部の制御回路103の異常時に自チャンネルの部のコ
ンバータ回路で生成した信号の通過を禁止するスイッチ
回路102を備える。
次に、この実施例の動作を説明する。
まず、チャンネル部100が実装された場合を説明する。
共通制御回路301は制御信号30を介してチャンネル部100
の制御回路103を常に監視している。チャンネル部100が
実装される以前は共通制御部301は実装されてないこと
を認識し、スイッチ制御信号20をスイッチ回路102が開
路状態になるように設定する。チャンネル部100が実装
されると、共通制御部301は実装を認識し、タイムスロ
ットデータ130をコンバータ部101に設定するために制御
信号30を用いて制御回路103と通信を行う。正常なデー
タが制御回路103に設定されると、共通制御部301はスイ
ッチ制御信号20を制御してスイッチ回路102を閉路状態
にする。これによって入力信号110は共通線10の正しい
タイムスロット位置に出力される。また、正常なデータ
が制御回路103に伝送されない異常時には、共通制御部3
01によってスイッチ回路102の開路状態を継続させる。
共通制御回路301は制御信号30を介してチャンネル部100
の制御回路103を常に監視している。チャンネル部100が
実装される以前は共通制御部301は実装されてないこと
を認識し、スイッチ制御信号20をスイッチ回路102が開
路状態になるように設定する。チャンネル部100が実装
されると、共通制御部301は実装を認識し、タイムスロ
ットデータ130をコンバータ部101に設定するために制御
信号30を用いて制御回路103と通信を行う。正常なデー
タが制御回路103に設定されると、共通制御部301はスイ
ッチ制御信号20を制御してスイッチ回路102を閉路状態
にする。これによって入力信号110は共通線10の正しい
タイムスロット位置に出力される。また、正常なデータ
が制御回路103に伝送されない異常時には、共通制御部3
01によってスイッチ回路102の開路状態を継続させる。
また、制御回路103の異常が発見された場合に、共通制
御回路301は常に制御信号30を介して監視をしているの
で、共通制御部301はスイッチ回路102を開路状態にする
ようにスイッチ制御信号20を制御する。
御回路301は常に制御信号30を介して監視をしているの
で、共通制御部301はスイッチ回路102を開路状態にする
ようにスイッチ制御信号20を制御する。
また、この制御は、チャンネル部200および複数個のチ
ャンネル部が存在しても、共通制御部301の制御信号と
スイッチ制御信号とを拡張することによって実現でき
る。
ャンネル部が存在しても、共通制御部301の制御信号と
スイッチ制御信号とを拡張することによって実現でき
る。
本発明は、以上説明したように、チャンネル部が正常に
動作した場合に共通線に接続されているスイッチ回路を
動作させ、異常時には動作させないので、タイムスロッ
トの異常割付けによる外部への障害波及を防止できる効
果がある。
動作した場合に共通線に接続されているスイッチ回路を
動作させ、異常時には動作させないので、タイムスロッ
トの異常割付けによる外部への障害波及を防止できる効
果がある。
第１図は本発明実施例の構成を示すブロック構成図。 第２図は従来例の構成を示すブロック構成図。 10……共通線、20、21……スイッチ制御信号、30、31…
…制御信号、40……デジタル伝送路、100……チャンネ
ル部、101……コンバータ回路、102……スイッチ回路、
103……制御回路、110……入力信号、120……コンバー
タ回路出力、130……タイムスロットデータ、200……チ
ャンネル部、300……共通部、301、301′……共通制御
回路、302……インタフェース回路、400……入力端子。
…制御信号、40……デジタル伝送路、100……チャンネ
ル部、101……コンバータ回路、102……スイッチ回路、
103……制御回路、110……入力信号、120……コンバー
タ回路出力、130……タイムスロットデータ、200……チ
ャンネル部、300……共通部、301、301′……共通制御
回路、302……インタフェース回路、400……入力端子。
Claims (1)
- 【請求項１】複数個の入力信号が到来する端子と、 この端子を経由する入力信号のひとつを指定されたタイ
ムスロットに割付けた信号を生成するコンバータ回路お
よびタイムスロットを指定するデータをこのコンバータ
回路に与える制御回路を有するチャンネル部の複数個
と、 この各チャネル部のコンバータ回路の出力をデジタル伝
送路に接続するインタフェース回路および上記制御回路
にタイムスロット割付け情報を与える共通制御回路を含
む共通部と を備えたデジタルデータ伝送装置において、 上記チャンネル部のそれぞれは、上記コンバータ回路の
出力に接続され、自チャンネル部の制御回路の異常時に
自チャンネル部のコンバータ回路で生成された信号の通
過を禁止するスイッチ回路を備え、 上記共通制御回路は、各チャンネル部の制御回路を監視
し、タイムスロットの割付け情報が制御回路に正常に伝
送されない異常を検出すると上記スイッチ回路を開路状
態に制御する制御手段を備える ことを特徴とするデジタルデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897988A JPH0683167B2 (ja) | 1988-08-31 | 1988-08-31 | デジタルデータ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897988A JPH0683167B2 (ja) | 1988-08-31 | 1988-08-31 | デジタルデータ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267029A JPH0267029A (ja) | 1990-03-07 |
| JPH0683167B2 true JPH0683167B2 (ja) | 1994-10-19 |
Family
ID=16728364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21897988A Expired - Fee Related JPH0683167B2 (ja) | 1988-08-31 | 1988-08-31 | デジタルデータ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683167B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828367A (en) * | 1993-10-21 | 1998-10-27 | Rohm Co., Ltd. | Display arrangement |
| JP4703538B2 (ja) * | 2006-10-31 | 2011-06-15 | 日立建機株式会社 | 浚渫船 |
-
1988
- 1988-08-31 JP JP21897988A patent/JPH0683167B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0267029A (ja) | 1990-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5357491A (en) | Clock selection control device | |
| JPH0683167B2 (ja) | デジタルデータ伝送装置 | |
| US4541121A (en) | Changeover device for selecting one modulator out of two and connecting it into a transmitter | |
| EP0460643A2 (en) | Emergency circuit for, e.g., numerical control unit | |
| JP2861595B2 (ja) | 冗長化ｃｐｕユニットの切り替え制御装置 | |
| JP2891962B2 (ja) | 電源制御装置 | |
| JP2970164B2 (ja) | 切替回路 | |
| JP2569892B2 (ja) | 切替制御監視回路 | |
| JPS59121519A (ja) | 入出力制御装置におけるクロツク停止制御方式 | |
| JP3181485B2 (ja) | 通信装置の監視システム | |
| KR950007938B1 (ko) | 선반형 프로그래머블 로직 콘트롤러의 리세트 처리방법 | |
| JP3160927B2 (ja) | ループ試験回路 | |
| CA1074019A (en) | Loop fault location and isolation | |
| JP2526516B2 (ja) | 障害監視方式 | |
| JP2591110B2 (ja) | 信号切替方式 | |
| JPH04137834A (ja) | 予備回路自己監視装置 | |
| JPH04175915A (ja) | マイクロコンピュータのリセット回路 | |
| CA1233546A (en) | Remote load control relay processor | |
| JPH02188040A (ja) | モニタリング回路 | |
| JPS62271101A (ja) | 制御回路 | |
| JPH0294717A (ja) | 光回線終端装置試験方式 | |
| JPH04140030A (ja) | 負荷制御システム | |
| JPS6373350A (ja) | 転送装置 | |
| JPS61154334A (ja) | タイムスロツト診断方式 | |
| JPS5839301A (ja) | 信号選択方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |