JPH0683583A - パイプライン演算回路 - Google Patents
パイプライン演算回路Info
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- JPH0683583A JPH0683583A JP4236055A JP23605592A JPH0683583A JP H0683583 A JPH0683583 A JP H0683583A JP 4236055 A JP4236055 A JP 4236055A JP 23605592 A JP23605592 A JP 23605592A JP H0683583 A JPH0683583 A JP H0683583A
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- arithmetic circuit
- arithmetic
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Abstract
(57)【要約】
【目的】 クロック速度が低い場合の処理速度を向上さ
せる。 【構成】 クロック速度が高い場合にはＬ値の、低い場
合にはＨ値のセレクト発生回路１８により発生させる。
セレクト信号がＬ値の場合セレクタ１４によってラッチ
回路１２−２の出力が演算回路１０−Ｂに接続され、演
算回路１０−Ａと演算回路１０−Ｂの間にラッチ回路１
２−２が介在した状態となる。セレクトがＨ値の場合、
ラッチ回路１２−２がリセットされる一方でセレクタ１
４演算回路１０−Ａの出力が演算回路１０−Ｂに接続さ
れラッチ回路１２−２がスルーされた状態となる。クロ
ック速度が低くその１周期内に演算回路１０−Ａと１０
−Ｂの両演算を処理完了できる場合に、ラッチ回路１２
−２を自動的にスルーでき、処理速度が向上する。
せる。 【構成】 クロック速度が高い場合にはＬ値の、低い場
合にはＨ値のセレクト発生回路１８により発生させる。
セレクト信号がＬ値の場合セレクタ１４によってラッチ
回路１２−２の出力が演算回路１０−Ｂに接続され、演
算回路１０−Ａと演算回路１０−Ｂの間にラッチ回路１
２−２が介在した状態となる。セレクトがＨ値の場合、
ラッチ回路１２−２がリセットされる一方でセレクタ１
４演算回路１０−Ａの出力が演算回路１０−Ｂに接続さ
れラッチ回路１２−２がスルーされた状態となる。クロ
ック速度が低くその１周期内に演算回路１０−Ａと１０
−Ｂの両演算を処理完了できる場合に、ラッチ回路１２
−２を自動的にスルーでき、処理速度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等とし
て構成されるパイプライン演算回路に関する。
て構成されるパイプライン演算回路に関する。
【０００２】
【従来の技術】一般に非同期の演算回路（組合せ回路）
を縦続使用して演算回路を構成する場合、各演算回路の
間にラッチ回路、フリップフロップ等を介在させて、回
路をパイプライン式に構成する。図７には、一従来例に
係るパイプライン演算回路の構成が示されている。
を縦続使用して演算回路を構成する場合、各演算回路の
間にラッチ回路、フリップフロップ等を介在させて、回
路をパイプライン式に構成する。図７には、一従来例に
係るパイプライン演算回路の構成が示されている。
【０００３】この図に示される回路は、２個の演算回路
１０−Ａ及び１０−Ｂと、３個のラッチ回路１２−１〜
１２−３から構成されている。この図に示される回路へ
の入力データは、所定周波数のクロックに応じてラッチ
回路１２−１によりラッチされ、演算回路１０−Ａに入
力される。演算回路１０−Ａは、ラッチ回路１２−１を
介して入力される入力データに所定の演算処理（以下、
“Ａ”と表す）を施し、その結果を出力する。演算回路
１０−Ａの後段に設けられているラッチ回路１２−２
は、演算回路１０−Ａの演算結果をクロックに応じてラ
ッチし、演算回路１０−Ｂは、ラッチ回路１２−２によ
りラッチされているデータについて所定の演算処理（以
下“Ｂ”と表す）を施す。演算回路１０−Ｂの演算結果
は、ラッチ回路１２−３によりクロックに応じてラッチ
される。なお、図中、ラッチ回路１２−１〜１２−３
は、リセット信号がＨである場合にリセットされる。
１０−Ａ及び１０−Ｂと、３個のラッチ回路１２−１〜
１２−３から構成されている。この図に示される回路へ
の入力データは、所定周波数のクロックに応じてラッチ
回路１２−１によりラッチされ、演算回路１０−Ａに入
力される。演算回路１０−Ａは、ラッチ回路１２−１を
介して入力される入力データに所定の演算処理（以下、
“Ａ”と表す）を施し、その結果を出力する。演算回路
１０−Ａの後段に設けられているラッチ回路１２−２
は、演算回路１０−Ａの演算結果をクロックに応じてラ
ッチし、演算回路１０−Ｂは、ラッチ回路１２−２によ
りラッチされているデータについて所定の演算処理（以
下“Ｂ”と表す）を施す。演算回路１０−Ｂの演算結果
は、ラッチ回路１２−３によりクロックに応じてラッチ
される。なお、図中、ラッチ回路１２−１〜１２−３
は、リセット信号がＨである場合にリセットされる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有するパイプライン演算回路においては、特
にクロック周波数が低い場合においてパイプライン動作
が処理速度のボトルネックとなってしまうという問題点
があった。例えば図７に示される回路においては、通
常、入力に係るデータレートに応じてクロック周波数が
定められ、このデータレートが低い場合にはクロック周
波数も低く設定される。クロック周期をＴ、演算回路１
０−Ａにおいて演算処理“Ａ”に要する時間をＴA 、演
算回路１０−Ｂにおける演算処理“Ｂ”に要する時間を
ＴB としたとき、クロック周波数が低ければ、次のよう
な関係が成り立つ。
うな構成を有するパイプライン演算回路においては、特
にクロック周波数が低い場合においてパイプライン動作
が処理速度のボトルネックとなってしまうという問題点
があった。例えば図７に示される回路においては、通
常、入力に係るデータレートに応じてクロック周波数が
定められ、このデータレートが低い場合にはクロック周
波数も低く設定される。クロック周期をＴ、演算回路１
０−Ａにおいて演算処理“Ａ”に要する時間をＴA 、演
算回路１０−Ｂにおける演算処理“Ｂ”に要する時間を
ＴB としたとき、クロック周波数が低ければ、次のよう
な関係が成り立つ。
【０００５】Ｔ＞ＴA ＋ＴB このような関係が成立している場合、１クロック周期Ｔ
内において演算処理“Ａ”及び“Ｂ”を共に終了してし
まえるにもかかわらず、処理に２Ｔが必要となる。
内において演算処理“Ａ”及び“Ｂ”を共に終了してし
まえるにもかかわらず、処理に２Ｔが必要となる。
【０００６】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、クロック周波数が
低い場合の動作をより高速化することを目的とする。
とを課題としてなされたものであり、クロック周波数が
低い場合の動作をより高速化することを目的とする。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明のパイプライン演算回路は、前段の演
算回路の演算回路を後段の演算回路に供給する際、両者
の間にラッチ回路を介在させるか、させないかを切り換
える切換手段を備えることを特徴とする。
るために、本発明のパイプライン演算回路は、前段の演
算回路の演算回路を後段の演算回路に供給する際、両者
の間にラッチ回路を介在させるか、させないかを切り換
える切換手段を備えることを特徴とする。
【０００８】また、本発明のパイプライン演算回路は、
クロック速度を検出する手段と、検出されたクロック速
度が高い場合にはラッチ回路を介在させる旨の、低い場
合には介在させない旨の信号を、切換手段に与える手段
と、を備え、切換手段が、上記信号に応じて上記切換を
行うことを特徴とする。
クロック速度を検出する手段と、検出されたクロック速
度が高い場合にはラッチ回路を介在させる旨の、低い場
合には介在させない旨の信号を、切換手段に与える手段
と、を備え、切換手段が、上記信号に応じて上記切換を
行うことを特徴とする。
【０００９】
【作用】本発明のパイプライン演算回路においては、前
後段の演算回路の間にラッチ回路を介在させるかさせな
いかが切り換えられる。ラッチ回路を介在させた場合、
前段の演算回路の演算結果がこのラッチ回路によって一
旦ラッチされ、その上で後段の演算回路に供給される。
ラッチ回路を介在させない場合、前段の演算回路はラッ
チ回路によりラッチされずに後段の演算回路に供給され
る。従って、この切換を適宜行うことにより、回路構成
をパイプライン式の構成とするか、あるいはその一部を
ラッチスルーとした構成にするかが切り換えられること
となる。
後段の演算回路の間にラッチ回路を介在させるかさせな
いかが切り換えられる。ラッチ回路を介在させた場合、
前段の演算回路の演算結果がこのラッチ回路によって一
旦ラッチされ、その上で後段の演算回路に供給される。
ラッチ回路を介在させない場合、前段の演算回路はラッ
チ回路によりラッチされずに後段の演算回路に供給され
る。従って、この切換を適宜行うことにより、回路構成
をパイプライン式の構成とするか、あるいはその一部を
ラッチスルーとした構成にするかが切り換えられること
となる。
【００１０】また、この切換を、クロック速度に応じて
行うことにより、特にクロック速度が低い場合における
処理速度を向上させることが可能となる。すなわち、ク
ロック速度が低い場合に、切換手段に対して外部からセ
レクト信号等を与えることにより上記切換を行い、ある
いは請求項２の如くクロック速度を検出しこの検出結果
に基づき上記切換を自動的に行うことにより、クロック
速度が低い場合の処理速度が向上する。
行うことにより、特にクロック速度が低い場合における
処理速度を向上させることが可能となる。すなわち、ク
ロック速度が低い場合に、切換手段に対して外部からセ
レクト信号等を与えることにより上記切換を行い、ある
いは請求項２の如くクロック速度を検出しこの検出結果
に基づき上記切換を自動的に行うことにより、クロック
速度が低い場合の処理速度が向上する。
【００１１】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図７に示される従来例と同様の
構成には同一の符号を付し説明を省略する。
基づき説明する。なお、図７に示される従来例と同様の
構成には同一の符号を付し説明を省略する。
【００１２】図１には、本発明の第１実施例に係るパイ
プライン演算回路の構成が示されている。この図に示さ
れる回路は、図７に示される従来例の回路に更にセレク
タ１４及びＯＲゲート１６を付加した構成である。セレ
クタ１４は、外部から供給される信号であるセレクトが
Ｈである場合には演算回路１０−Ａの出力を演算回路１
０−Ｂに接続し、Ｌの場合にはラッチ回路１２−２の出
力を演算回路１０−Ｂに接続する。ＯＲゲート１６は、
ラッチ回路１２−２のリセットのためのゲートであり、
その入力はリセット及びセレクトの両信号である。
プライン演算回路の構成が示されている。この図に示さ
れる回路は、図７に示される従来例の回路に更にセレク
タ１４及びＯＲゲート１６を付加した構成である。セレ
クタ１４は、外部から供給される信号であるセレクトが
Ｈである場合には演算回路１０−Ａの出力を演算回路１
０−Ｂに接続し、Ｌの場合にはラッチ回路１２−２の出
力を演算回路１０−Ｂに接続する。ＯＲゲート１６は、
ラッチ回路１２−２のリセットのためのゲートであり、
その入力はリセット及びセレクトの両信号である。
【００１３】従って、本実施例に係るパイプライン演算
回路の動作は、外部から供給されるセレクト信号の値が
Ｌである場合には従来例と同様となり、Ｈである場合に
はラッチ回路１２−２をスルーしたラッチスルー動作と
なる。具体的には、セレクト信号がＬである場合には演
算回路１０−Ａの出力がラッチ回路１２−２にラッチさ
れる。セレクタ１４は、セレクト信号がＬ値であるから
ラッチ回路１２−２の出力を演算回路１０−Ｂに接続す
る。従って、この場合には従来例と同様の動作となる。
逆に、セレクト信号がＨ値である場合には、ラッチ回路
１２−２にリセットがかかる一方で、セレクタ１４によ
って演算回路１０−Ａの出力が演算回路１０−Ｂに接続
される。従って、この場合には、ラッチ回路１２−２が
演算回路１０−Ａと１０−Ｂの間に介在しない動作とな
る。
回路の動作は、外部から供給されるセレクト信号の値が
Ｌである場合には従来例と同様となり、Ｈである場合に
はラッチ回路１２−２をスルーしたラッチスルー動作と
なる。具体的には、セレクト信号がＬである場合には演
算回路１０−Ａの出力がラッチ回路１２−２にラッチさ
れる。セレクタ１４は、セレクト信号がＬ値であるから
ラッチ回路１２−２の出力を演算回路１０−Ｂに接続す
る。従って、この場合には従来例と同様の動作となる。
逆に、セレクト信号がＨ値である場合には、ラッチ回路
１２−２にリセットがかかる一方で、セレクタ１４によ
って演算回路１０−Ａの出力が演算回路１０−Ｂに接続
される。従って、この場合には、ラッチ回路１２−２が
演算回路１０−Ａと１０−Ｂの間に介在しない動作とな
る。
【００１４】この実施例において用いられるセレクト信
号は、入力に係るデータレートが高く従ってクロック周
波数が高く設定されている場合にはＬ値に、逆にクロッ
ク周波数が低く設定されている場合にはＨ値、それぞれ
に設定される。本実施例においては、このような設定に
よって、特にクロック周波数が低い場合の処理速度を向
上させることができる。図２には、この原理が示されて
いる。
号は、入力に係るデータレートが高く従ってクロック周
波数が高く設定されている場合にはＬ値に、逆にクロッ
ク周波数が低く設定されている場合にはＨ値、それぞれ
に設定される。本実施例においては、このような設定に
よって、特にクロック周波数が低い場合の処理速度を向
上させることができる。図２には、この原理が示されて
いる。
【００１５】まず、図２（ａ）に示されるように、クロ
ック周波数が比較的高く、ＴA ，ＴB ＜Ｔ＜ＴA ＋ＴB
が成立している場合には、セレクト信号はＬ値に設定さ
れる。従って、従来例と同様に、各ラッチ回路１２−１
〜１２−３を介した完全なパイプライン動作が実行され
る。
ック周波数が比較的高く、ＴA ，ＴB ＜Ｔ＜ＴA ＋ＴB
が成立している場合には、セレクト信号はＬ値に設定さ
れる。従って、従来例と同様に、各ラッチ回路１２−１
〜１２−３を介した完全なパイプライン動作が実行され
る。
【００１６】次に、クロック周波数が低くＴ＞ＴA ＋Ｔ
B が成立している場合には、図２（ｂ２）に示されるよ
うに、ラッチ回路１２−２がスルー状態となる。この場
合、クロックの１周期Ｔ内において、演算回路１０−Ａ
及び１０−Ｂにより演算処理“Ａ”及び“Ｂ”が入力に
係るデータに施される。従って、本実施例においては、
図２（ｂ１）に示される従来例の動作との比較で明らか
となるように、出力に係る演算結果が１クロック周期Ｔ
だけ早く得られることとなる。このように、本実施例に
よれば、特にクロック周波数が低い場合において処理速
度が向上したパイプライン演算回路が得られる。
B が成立している場合には、図２（ｂ２）に示されるよ
うに、ラッチ回路１２−２がスルー状態となる。この場
合、クロックの１周期Ｔ内において、演算回路１０−Ａ
及び１０−Ｂにより演算処理“Ａ”及び“Ｂ”が入力に
係るデータに施される。従って、本実施例においては、
図２（ｂ１）に示される従来例の動作との比較で明らか
となるように、出力に係る演算結果が１クロック周期Ｔ
だけ早く得られることとなる。このように、本実施例に
よれば、特にクロック周波数が低い場合において処理速
度が向上したパイプライン演算回路が得られる。
【００１７】図３には、本発明の第２実施例に係るパイ
プライン演算回路の構成が示されている。この図に示さ
れる回路は、外部からセレクト信号を入力するのではな
く内部に設けたセレクト発生回路１８によりセレクト信
号を発生させる構成である。セレクト発生回路１８は、
クロック周波数に係る判定を行い、クロック周波数が高
い場合にはＬ値の、低い場合にはＨ値の、セレクト信号
を発生させる。
プライン演算回路の構成が示されている。この図に示さ
れる回路は、外部からセレクト信号を入力するのではな
く内部に設けたセレクト発生回路１８によりセレクト信
号を発生させる構成である。セレクト発生回路１８は、
クロック周波数に係る判定を行い、クロック周波数が高
い場合にはＬ値の、低い場合にはＨ値の、セレクト信号
を発生させる。
【００１８】図４には、セレクト発生回路１８の一例構
成が示されている。この図に示される回路は、抵抗Ｒ及
びコンデンサＣの直列回路を有している。コンデンサＣ
の一端は電源に接続され、抵抗Ｒの一端は接地されてい
る。また、コンデンサＣと並列に、クロックがゲートに
入力されるトランジスタＴｒが接続されており、コンデ
ンサＣと抵抗Ｒの接続点はフリップフロップ２０の一入
力端に接続されている。フリップフロップ２０の他の入
力端にはクロックが入力されている。
成が示されている。この図に示される回路は、抵抗Ｒ及
びコンデンサＣの直列回路を有している。コンデンサＣ
の一端は電源に接続され、抵抗Ｒの一端は接地されてい
る。また、コンデンサＣと並列に、クロックがゲートに
入力されるトランジスタＴｒが接続されており、コンデ
ンサＣと抵抗Ｒの接続点はフリップフロップ２０の一入
力端に接続されている。フリップフロップ２０の他の入
力端にはクロックが入力されている。
【００１９】この図に示される回路にクロックを供給し
た場合、コンデンサＣの充放電が当該クロックに同期し
て実行される。すなわち、トランジスタＴｒがオンする
とコンデンサＣがトランジスタＴｒを介して放電し、そ
の後、コンデンサＣは時定数ＣＲで充電される。従っ
て、コンデンサＣと抵抗Ｒの接続点の電位は図５（ａ）
または（ｂ）に示されるようにクロックと同期した充放
電波形を描くこととなる。
た場合、コンデンサＣの充放電が当該クロックに同期し
て実行される。すなわち、トランジスタＴｒがオンする
とコンデンサＣがトランジスタＴｒを介して放電し、そ
の後、コンデンサＣは時定数ＣＲで充電される。従っ
て、コンデンサＣと抵抗Ｒの接続点の電位は図５（ａ）
または（ｂ）に示されるようにクロックと同期した充放
電波形を描くこととなる。
【００２０】ここに、クロック周波数が高い場合、コン
デンサＣの充電が十分に進まない状態で次の放電が実行
されることとなるため、コンデンサＣと抵抗Ｒの接続点
の電位はフリップフロップ２０の入力に係るスレショル
ドＶthをよぎらず、従ってフリップフロップ２０への入
力レベルは常にＨ値となる。逆に、クロック周波数が低
い場合、次の放電までにコンデンサＣの充電が十分に進
むこととなるため、コンデンサＣと抵抗Ｒの接続点の電
位はフリップフロップ２０の入力に係るスレショルドＶ
thをよぎることとなり、従ってフリップフロップ２０へ
の入力レベルはある時点でＬレベルとなる。この時点に
おいてフリップフロップ２０の出力レベルはＨ値となる
から、これをセレクト信号として用い、セレクタ１４及
びＯＲゲート１６に供給することにより、クロック周波
数が高いか低いかに応じて完全パイプライン動作かラッ
チスルー動作かを自動的に切り換えることが可能とな
る。図６には、本発明の第３実施例に係るパイプライン
演算回路の構成が示されている。この実施例は、前段の
演算回路１０−Ａを１０−Ａ１と１０−Ａ２の２個の演
算回路に分離して構成し、これに伴いラッチ回路１２−
１を１２−１１〜１２−１４に分離し、ラッチ回路１２
−２を１２−２１と１２−２２に分離し、セレクタ１４
及びＯＲゲート１６を２個（１４−１及び１４−２と１
６−１及び１６−２）設けた例である。
デンサＣの充電が十分に進まない状態で次の放電が実行
されることとなるため、コンデンサＣと抵抗Ｒの接続点
の電位はフリップフロップ２０の入力に係るスレショル
ドＶthをよぎらず、従ってフリップフロップ２０への入
力レベルは常にＨ値となる。逆に、クロック周波数が低
い場合、次の放電までにコンデンサＣの充電が十分に進
むこととなるため、コンデンサＣと抵抗Ｒの接続点の電
位はフリップフロップ２０の入力に係るスレショルドＶ
thをよぎることとなり、従ってフリップフロップ２０へ
の入力レベルはある時点でＬレベルとなる。この時点に
おいてフリップフロップ２０の出力レベルはＨ値となる
から、これをセレクト信号として用い、セレクタ１４及
びＯＲゲート１６に供給することにより、クロック周波
数が高いか低いかに応じて完全パイプライン動作かラッ
チスルー動作かを自動的に切り換えることが可能とな
る。図６には、本発明の第３実施例に係るパイプライン
演算回路の構成が示されている。この実施例は、前段の
演算回路１０−Ａを１０−Ａ１と１０−Ａ２の２個の演
算回路に分離して構成し、これに伴いラッチ回路１２−
１を１２−１１〜１２−１４に分離し、ラッチ回路１２
−２を１２−２１と１２−２２に分離し、セレクタ１４
及びＯＲゲート１６を２個（１４−１及び１４−２と１
６−１及び１６−２）設けた例である。
【００２１】このような構成においても、完全パイプラ
イン動作かラッチスルー動作かを切り換えることが可能
である。この実施例のような回路構成は、例えば１６ビ
ット×１６ビットの乗算を行う回路において、当該乗算
回路を４ビット×４ビットの乗算回路に分離して構成す
る場合に用いることができる。
イン動作かラッチスルー動作かを切り換えることが可能
である。この実施例のような回路構成は、例えば１６ビ
ット×１６ビットの乗算を行う回路において、当該乗算
回路を４ビット×４ビットの乗算回路に分離して構成す
る場合に用いることができる。
【００２２】また、本発明は、各演算回路１０の演算処
理内容に何等限定を要するものではない。例えば第１又
は第２実施例において前段の演算回路１０−Ａを除算回
路とし、演算回路１０−Ａによって得られる商及び剰余
を後段の演算回路１０−Ｂ（セレクタ）によって選択出
力するような構成にも適用できる。この場合、演算回路
１０−Ｂに前置するラッチ回路１２−２は商をラッチす
る回路と剰余をラッチする回路の２個設けることが好ま
しい。また、以上の説明では、セレクト発生回路１８と
してＲＣ充放電による回路構成を示したが、本発明はこ
の回路の構成に限定を必要とするものではない。
理内容に何等限定を要するものではない。例えば第１又
は第２実施例において前段の演算回路１０−Ａを除算回
路とし、演算回路１０−Ａによって得られる商及び剰余
を後段の演算回路１０−Ｂ（セレクタ）によって選択出
力するような構成にも適用できる。この場合、演算回路
１０−Ｂに前置するラッチ回路１２−２は商をラッチす
る回路と剰余をラッチする回路の２個設けることが好ま
しい。また、以上の説明では、セレクト発生回路１８と
してＲＣ充放電による回路構成を示したが、本発明はこ
の回路の構成に限定を必要とするものではない。
【００２３】
【発明の効果】以上説明したように、本発明のパイプラ
イン演算回路によれば、前段の演算回路の演算結果を後
段の演算回路に供給する際、両者の間にラッチ回路を介
在させるかさせないかを切り換えるようにしたため、例
えばクロック速度が低い場合にラッチ回路をスルーさせ
処理速度を向上させることが可能となる。
イン演算回路によれば、前段の演算回路の演算結果を後
段の演算回路に供給する際、両者の間にラッチ回路を介
在させるかさせないかを切り換えるようにしたため、例
えばクロック速度が低い場合にラッチ回路をスルーさせ
処理速度を向上させることが可能となる。
【００２４】また、本発明によれば、クロック速度を検
出し、検出結果に応じてラッチ回路を介在させるかさせ
ないかの切換を行うようにしたため、クロック速度に応
じた上記切換を自動的に行うことが可能となる。
出し、検出結果に応じてラッチ回路を介在させるかさせ
ないかの切換を行うようにしたため、クロック速度に応
じた上記切換を自動的に行うことが可能となる。
【図１】本発明の第１実施例に係るパイプライン演算回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２】この実施例の動作を従来例との比較で示すタイ
ミングチャートであり、図２（ａ）はクロック周波数が
高い場合に実行される完全パイプライン動作を、図２
（ｂ）はクロック周波数が低い場合の動作を示し、特に
そのうち図２（ｂ１）は従来例における完全パイプライ
ン動作を、図２（ｂ２）は実施例におけるラッチスルー
動作を、それぞれ示す図である。
ミングチャートであり、図２（ａ）はクロック周波数が
高い場合に実行される完全パイプライン動作を、図２
（ｂ）はクロック周波数が低い場合の動作を示し、特に
そのうち図２（ｂ１）は従来例における完全パイプライ
ン動作を、図２（ｂ２）は実施例におけるラッチスルー
動作を、それぞれ示す図である。
【図３】本発明の第２実施例に係るパイプライン演算回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図４】この実施例におけるセレクト発生回路の一例構
成を示す回路図である。
成を示す回路図である。
【図５】図４に示されるセレクト発生回路の動作を示す
図であり、図５（ａ）はクロック周波数が高い場合の、
図５（ｂ）はクロック周波数が低い場合の、コンデンサ
と抵抗の接続点の電圧波形を示す図である。
図であり、図５（ａ）はクロック周波数が高い場合の、
図５（ｂ）はクロック周波数が低い場合の、コンデンサ
と抵抗の接続点の電圧波形を示す図である。
【図６】本発明の第３実施例に係るパイプライン演算回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図７】一従来例に係るパイプライン演算回路の構成を
示すブロック図である。
示すブロック図である。
１０−Ａ，１０−Ａ１，１０−Ａ２，１０−Ｂ 演算回
路 １２−１，１２−１１〜１２−１４，１２−２，１２−
２１，１２−２２，１２−３ ラッチ回路 １４，１４−１，１４−２ セレクタ １６，１６−１，１６−２ ＯＲゲート １８ セレクト発生回路 ２０ フリップフロップ Ｔｒ トランジスタ Ｃ コンデンサ Ｒ 抵抗 Ｖth フリップフロップの入力のスレショルド
路 １２−１，１２−１１〜１２−１４，１２−２，１２−
２１，１２−２２，１２−３ ラッチ回路 １４，１４−１，１４−２ セレクタ １６，１６−１，１６−２ ＯＲゲート １８ セレクト発生回路 ２０ フリップフロップ Ｔｒ トランジスタ Ｃ コンデンサ Ｒ 抵抗 Ｖth フリップフロップの入力のスレショルド
Claims (2)
- 【請求項１】 一般に非同期の演算回路がラッチ回路を
介して複数個縦続接続されており、後段の演算回路に供
給すべき前段の演算回路の演算結果をラッチ回路により
クロックに応じてラッチするパイプライン演算回路にお
いて、 前段の演算回路の演算結果を後段の演算回路に供給する
際、両者の間にラッチ回路を介在させるか、させないか
を切り換える切換手段を備えることを特徴とするパイプ
ライン演算回路。 - 【請求項２】 請求項１記載のパイプライン演算回路に
おいて、 クロック速度を検出する手段と、 検出されたクロック速度が高い場合にはラッチ回路を介
在させる旨の、低い場合には介在させない旨の信号を、
切換手段に与える手段と、 を備え、 切換手段が、上記信号に応じて上記切換を行うことを特
徴とするパイプライン演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236055A JPH0683583A (ja) | 1992-09-03 | 1992-09-03 | パイプライン演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236055A JPH0683583A (ja) | 1992-09-03 | 1992-09-03 | パイプライン演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683583A true JPH0683583A (ja) | 1994-03-25 |
Family
ID=16995075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236055A Pending JPH0683583A (ja) | 1992-09-03 | 1992-09-03 | パイプライン演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683583A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094669A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | パイプライン演算処理装置 |
| JP2010117922A (ja) * | 2008-11-13 | 2010-05-27 | Renesas Technology Corp | 演算装置及び演算処理方法 |
-
1992
- 1992-09-03 JP JP4236055A patent/JPH0683583A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094669A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | パイプライン演算処理装置 |
| JP2010117922A (ja) * | 2008-11-13 | 2010-05-27 | Renesas Technology Corp | 演算装置及び演算処理方法 |
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