JPH0683654A - Ｃｐｕ暴走防止回路 - Google Patents
Ｃｐｕ暴走防止回路Info
- Publication number
- JPH0683654A JPH0683654A JP4259151A JP25915192A JPH0683654A JP H0683654 A JPH0683654 A JP H0683654A JP 4259151 A JP4259151 A JP 4259151A JP 25915192 A JP25915192 A JP 25915192A JP H0683654 A JPH0683654 A JP H0683654A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- runaway
- data bus
- preventing circuit
- cpu runaway
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】簡単なＣＰＵ暴走防止回路を得る。
【構成】ＣＰＵ１が暴走状態に入り、メモリ等が存在し
ないアドバイス空間をプログラム領域としてアクセスす
ると、ＣＰＵデータバスは他の素子から駆動されること
無くフローティング状態となり、ＣＰＵ１はプルアップ
抵抗およびプルダウン抵抗によって作り出された停止命
令（ＨＡＬＴ命令）を読み込み、実行することとなり動
作停止する。
ないアドバイス空間をプログラム領域としてアクセスす
ると、ＣＰＵデータバスは他の素子から駆動されること
無くフローティング状態となり、ＣＰＵ１はプルアップ
抵抗およびプルダウン抵抗によって作り出された停止命
令（ＨＡＬＴ命令）を読み込み、実行することとなり動
作停止する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵを用いて情報処
理や外部機器の制御を行う装置の、ＣＰＵ暴走検出・防
止回路に関するものである。
理や外部機器の制御を行う装置の、ＣＰＵ暴走検出・防
止回路に関するものである。
【０００２】
【従来の技術】従来より、ＣＰＵの暴走を検出するには
次の〜に示す方法がある。 モノマルチバイブレータなどをウォッチドグタイマと
して使用し、ＣＰＵソフト処理により一定時間毎にウォ
ッチドグタイマにトリガを与える様にしておく。ＣＰＵ
が暴走してウォッチドグタイマにトリガを与えるルーチ
ンを実行しなくなると、タイマがタイムアップして出力
状態が変化し、ＣＰＵが暴走したことを検出する。 複数ＣＰＵに同一処理を実行させ、その実行結果を比
較することによりＣＰＵの動作異常を検出する。 複数ＣＰＵ間で処理を分担しながら全体の処理を実行
するシステムにおいて、ＣＰＵ間で受け渡されるデータ
の内容やタイミングを相互監視することにより、ＣＰＵ
動作異常を検出する。
次の〜に示す方法がある。 モノマルチバイブレータなどをウォッチドグタイマと
して使用し、ＣＰＵソフト処理により一定時間毎にウォ
ッチドグタイマにトリガを与える様にしておく。ＣＰＵ
が暴走してウォッチドグタイマにトリガを与えるルーチ
ンを実行しなくなると、タイマがタイムアップして出力
状態が変化し、ＣＰＵが暴走したことを検出する。 複数ＣＰＵに同一処理を実行させ、その実行結果を比
較することによりＣＰＵの動作異常を検出する。 複数ＣＰＵ間で処理を分担しながら全体の処理を実行
するシステムにおいて、ＣＰＵ間で受け渡されるデータ
の内容やタイミングを相互監視することにより、ＣＰＵ
動作異常を検出する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記
で記述した方法では、ＣＰＵが暴走状態に入ったことを
検出するまでに最低でもウォッチドグタイマの設定時間
が必要となる。また、ウォッチドグタイにトリガを与え
る処理をタイマ割り込み処理ルーチンなどで実行してい
る場合、バックグランドルーチンが暴走状態にあっても
割り込みルーチンのみが正常に動作していれば、ＣＰＵ
暴走検出にかからない。上記で記述した方法は、シス
テム全体をデュアルシステムとする必要があり、小型・
低コストで実現することができない。また、ＣＰＵ処理
実行結果の比較回路などシステムが複雑になる。上記
で記述した方法は、マルチＣＰＵシステムにしか適用で
きない。そこで、本発明は、マルチＣＰＵシステムでな
くても、簡単な回路を付加するだけで、ＣＰＵ暴走防止
回路をえることを目的とする。
で記述した方法では、ＣＰＵが暴走状態に入ったことを
検出するまでに最低でもウォッチドグタイマの設定時間
が必要となる。また、ウォッチドグタイにトリガを与え
る処理をタイマ割り込み処理ルーチンなどで実行してい
る場合、バックグランドルーチンが暴走状態にあっても
割り込みルーチンのみが正常に動作していれば、ＣＰＵ
暴走検出にかからない。上記で記述した方法は、シス
テム全体をデュアルシステムとする必要があり、小型・
低コストで実現することができない。また、ＣＰＵ処理
実行結果の比較回路などシステムが複雑になる。上記
で記述した方法は、マルチＣＰＵシステムにしか適用で
きない。そこで、本発明は、マルチＣＰＵシステムでな
くても、簡単な回路を付加するだけで、ＣＰＵ暴走防止
回路をえることを目的とする。
【０００４】
【課題を解決するための手段】本発明は、ＣＰＵのデー
タバスがフローティング状態となった場合に、データバ
ス上に前記ＣＰＵの停止を指令する命令を電気的に発生
させるプルアップ抵抗およびプルダウン抵抗を備えたこ
とを特徴とするＣＰＵ暴走防止回路である。
タバスがフローティング状態となった場合に、データバ
ス上に前記ＣＰＵの停止を指令する命令を電気的に発生
させるプルアップ抵抗およびプルダウン抵抗を備えたこ
とを特徴とするＣＰＵ暴走防止回路である。
【０００５】
【作用】ＣＰＵが暴走状態に入り、メモリ等が存在しな
いアドバイス空間をプログラム領域としてアクセスする
と、ＣＰＵデータバスは他の素子から駆動されること無
くフローティング状態となり、ＣＰＵはプルアップ抵抗
およびプルダウン抵抗によって作り出されたＨＡＬＴ命
令を読み込み、実行することとなり動作停止する。この
ことにより、電池によるバックアップを行っているデー
タの保護やウォッチドグタイマによる異常処理が確実に
行われる。
いアドバイス空間をプログラム領域としてアクセスする
と、ＣＰＵデータバスは他の素子から駆動されること無
くフローティング状態となり、ＣＰＵはプルアップ抵抗
およびプルダウン抵抗によって作り出されたＨＡＬＴ命
令を読み込み、実行することとなり動作停止する。この
ことにより、電池によるバックアップを行っているデー
タの保護やウォッチドグタイマによる異常処理が確実に
行われる。
【０００６】
【実施例】以下、本発明の実施例を図１に示して説明す
る。ＣＰＵ１のデータバス（ＡＤ０−７）は、ＲＯＭ
５、ＲＡＭ６などのメモリに接続されると供にＨＡＬＴ
命令発生回路２に接続される。メモリなどのチップセレ
クト信号８ａ、８ｂは、ＣＰＵ１のアドレス上位ビット
（Ａ８〜１９）をアドレスデコーダ７によってデコード
して発生させる。ＣＰＵ１が正常動作中は、プログラム
読み込みの時ＲＯＭ領域のアドレスがＣＰＵから出力さ
れ、ＲＯＭ５のデータ出力によってＣＰＵデータバスが
駆動される。ＣＰＵ１が暴走状態にはいると、プログラ
ム読み込みのタイミングでメモリなどの存在しないアド
レスがＣＰＵから出力される。この時、アドレスデコー
ダ７からはどの素子に対しても選択信号（８ａ、８ｂ）
が出力されず、ＣＰＵ１は、ＨＡＬＴ命令発生回路２に
より発生された命令を実行し、ＣＰＵ停止する。ＨＡＬ
Ｔ命令発生回路２は、図２に示すように、使用するＣＰ
Ｕに合わせたＨＡＬＴ命令のコードを発生させるよう、
プルアップ抵抗およびプルダウン抵抗によって構成され
る。
る。ＣＰＵ１のデータバス（ＡＤ０−７）は、ＲＯＭ
５、ＲＡＭ６などのメモリに接続されると供にＨＡＬＴ
命令発生回路２に接続される。メモリなどのチップセレ
クト信号８ａ、８ｂは、ＣＰＵ１のアドレス上位ビット
（Ａ８〜１９）をアドレスデコーダ７によってデコード
して発生させる。ＣＰＵ１が正常動作中は、プログラム
読み込みの時ＲＯＭ領域のアドレスがＣＰＵから出力さ
れ、ＲＯＭ５のデータ出力によってＣＰＵデータバスが
駆動される。ＣＰＵ１が暴走状態にはいると、プログラ
ム読み込みのタイミングでメモリなどの存在しないアド
レスがＣＰＵから出力される。この時、アドレスデコー
ダ７からはどの素子に対しても選択信号（８ａ、８ｂ）
が出力されず、ＣＰＵ１は、ＨＡＬＴ命令発生回路２に
より発生された命令を実行し、ＣＰＵ停止する。ＨＡＬ
Ｔ命令発生回路２は、図２に示すように、使用するＣＰ
Ｕに合わせたＨＡＬＴ命令のコードを発生させるよう、
プルアップ抵抗およびプルダウン抵抗によって構成され
る。
【０００７】
【発明の効果】以上述べたように、本発明によれば、効
果的なＣＰＵ暴走防止回路を簡単に、しかも経済的に構
成できる効果がある。
果的なＣＰＵ暴走防止回路を簡単に、しかも経済的に構
成できる効果がある。
【図１】本発明によるシステム構成
【図２】本発明のＨＡＬＴ命令発生回路
１ ＣＰＵ ２ ＨＡＬＴ命令発生回路 ３ アドレスラッチ ４ アドレスラッチ ５ ＲＯＭ ６ ＲＡＭ ７ アドレスデコーダ ８ａ、８ｂ チップセレクト信号
Claims (1)
- 【請求項１】 ＣＰＵのデータバスがフローティング状
態となった場合に、データバス上に前記ＣＰＵの停止を
指令する命令を電気的に発生させるプルアップ抵抗およ
びプルダウン抵抗を備えたことを特徴とするＣＰＵ暴走
防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259151A JPH0683654A (ja) | 1992-09-01 | 1992-09-01 | Ｃｐｕ暴走防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259151A JPH0683654A (ja) | 1992-09-01 | 1992-09-01 | Ｃｐｕ暴走防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683654A true JPH0683654A (ja) | 1994-03-25 |
Family
ID=17330050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259151A Pending JPH0683654A (ja) | 1992-09-01 | 1992-09-01 | Ｃｐｕ暴走防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683654A (ja) |
-
1992
- 1992-09-01 JP JP4259151A patent/JPH0683654A/ja active Pending
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