JPH0685183A - 出力回路 - Google Patents
出力回路Info
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- JPH0685183A JPH0685183A JP4231212A JP23121292A JPH0685183A JP H0685183 A JPH0685183 A JP H0685183A JP 4231212 A JP4231212 A JP 4231212A JP 23121292 A JP23121292 A JP 23121292A JP H0685183 A JPH0685183 A JP H0685183A
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Abstract
(57)【要約】
【目的】 本発明は、ＣＭＯＳ集積回路における出力回
路に関し、信号伝達遅延時間が短かく、かつ動作ノイズ
も低い。 【構成】 駆動回路を経由する低いレベルの貫通電流を
発生させるバッファ回路を備えた。
路に関し、信号伝達遅延時間が短かく、かつ動作ノイズ
も低い。 【構成】 駆動回路を経由する低いレベルの貫通電流を
発生させるバッファ回路を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、相補型ＭＯＳ（以下
「ＣＭＯＳ」と称する）集積回路における出力回路に関
する。
「ＣＭＯＳ」と称する）集積回路における出力回路に関
する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路における出力回路は、
信号を長距離伝送して他の回路を駆動する役割を担って
いるため、その最終段には大きな相互コンダクタンスｇ
ｍを有するトランジスタを必要とし、このためこの最終
段にはゲート幅の大きな、即ちサイズの大きなＣＭＯＳ
トランジスタが用いられる。このサイズの大きなＣＭＯ
Ｓトランジスタを、それよりもｇｍの小さな、即ちサイ
ズの小さなトランジスタで駆動すると、この小さなトラ
ンジスタの出力信号の立ち上がり、立ち下がりに要する
時間が増大し、その信号変化の際に最終段の大きなＣＭ
ＯＳトランジスタを構成するＰチャンネルトランジスタ
とＮチャンネルトランジスタとが同時に導通状態（オ
ン）となり、これらのＰチャンネルトランジスタとＮチ
ャンネルトランジスタを経由して貫通電流Ｉが流れる。
この貫通電流Ｉは変化率ｄＩ／ｄｔが極めて大きく、こ
れがノイズとして電源系に影響し誤動作等の原因の１つ
となる。
信号を長距離伝送して他の回路を駆動する役割を担って
いるため、その最終段には大きな相互コンダクタンスｇ
ｍを有するトランジスタを必要とし、このためこの最終
段にはゲート幅の大きな、即ちサイズの大きなＣＭＯＳ
トランジスタが用いられる。このサイズの大きなＣＭＯ
Ｓトランジスタを、それよりもｇｍの小さな、即ちサイ
ズの小さなトランジスタで駆動すると、この小さなトラ
ンジスタの出力信号の立ち上がり、立ち下がりに要する
時間が増大し、その信号変化の際に最終段の大きなＣＭ
ＯＳトランジスタを構成するＰチャンネルトランジスタ
とＮチャンネルトランジスタとが同時に導通状態（オ
ン）となり、これらのＰチャンネルトランジスタとＮチ
ャンネルトランジスタを経由して貫通電流Ｉが流れる。
この貫通電流Ｉは変化率ｄＩ／ｄｔが極めて大きく、こ
れがノイズとして電源系に影響し誤動作等の原因の１つ
となる。
【０００３】この貫通電流の発生を防止する方法の１つ
として以下に説明する方法が知られている（例えば特開
昭６４−３４０１６号公報参照）。図３は、貫通電流の
発生が防止された出力回路を表わし、図４はそのタイミ
ングチャートを表わしている。図３に示す出力回路の各
ノードａ，ｂ，ｃ，ｄ，ｅ，ｏと、図４に示す信号波形
図（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｏ）は
互いに対応させてある。
として以下に説明する方法が知られている（例えば特開
昭６４−３４０１６号公報参照）。図３は、貫通電流の
発生が防止された出力回路を表わし、図４はそのタイミ
ングチャートを表わしている。図３に示す出力回路の各
ノードａ，ｂ，ｃ，ｄ，ｅ，ｏと、図４に示す信号波形
図（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｏ）は
互いに対応させてある。
【０００４】この出力回路は、Ｐチャンネルトランジス
タＰ１及びＮチャンネルトランジスタＮ１からなる駆動
回路と、その駆動回路より前段のタイミング調整回路か
ら構成されている。この出力回路の入力端子であるノー
ドａの信号が立ち上がると、タイミング調整回路を構成
するＮＯＲゲートの出力のノードｂの信号が立ち下が
り、ＮチャンネルトランジスタＮ１が遮断状態（オフ）
となる。一方ノードｂの立ち下がりを受けて遅延用イン
バータＩ１により所定の遅れ時間ｔD だけ遅れてノード
ｃの信号が立ち上がり、これによりＮＡＮＤゲートの出
力端のノードｄが立ち下がり、Ｐチャンネルトランジス
タＰ１がオンとなる。これにより、図４（Ｂ）に示すよ
うに、ＮチャンネルトランジスタＮ１がオフした後Ｐチ
ャンネルトランジスタＰ１がオンする迄の間、出力端の
ノードｏはハイインピーダンス状態となり、Ｐチャンネ
ルトランジスタＰ１とＮチャンネルトランジスタＮ１が
同時にオンとなる状態が生じることが防止され、したが
って貫通電流の発生が防止される。Ｐチャンネルトラン
ジスタＰ１がオンした後、図４（Ｃ）に示すように、出
力のノードｏに接続された配線等による負荷容量ＣL を
充電するための充電電流が流れる。
タＰ１及びＮチャンネルトランジスタＮ１からなる駆動
回路と、その駆動回路より前段のタイミング調整回路か
ら構成されている。この出力回路の入力端子であるノー
ドａの信号が立ち上がると、タイミング調整回路を構成
するＮＯＲゲートの出力のノードｂの信号が立ち下が
り、ＮチャンネルトランジスタＮ１が遮断状態（オフ）
となる。一方ノードｂの立ち下がりを受けて遅延用イン
バータＩ１により所定の遅れ時間ｔD だけ遅れてノード
ｃの信号が立ち上がり、これによりＮＡＮＤゲートの出
力端のノードｄが立ち下がり、Ｐチャンネルトランジス
タＰ１がオンとなる。これにより、図４（Ｂ）に示すよ
うに、ＮチャンネルトランジスタＮ１がオフした後Ｐチ
ャンネルトランジスタＰ１がオンする迄の間、出力端の
ノードｏはハイインピーダンス状態となり、Ｐチャンネ
ルトランジスタＰ１とＮチャンネルトランジスタＮ１が
同時にオンとなる状態が生じることが防止され、したが
って貫通電流の発生が防止される。Ｐチャンネルトラン
ジスタＰ１がオンした後、図４（Ｃ）に示すように、出
力のノードｏに接続された配線等による負荷容量ＣL を
充電するための充電電流が流れる。
【０００５】また、ノードａの信号が立ち下がるとノー
ドｄが立ち上がりＰチャンネルトランジスタＰ１がオフ
となる。その後ノードｄが立ち上がったことを受けて遅
延用インバータＩ２により所定の遅れ時間ｔD だけ遅れ
てノードｅの信号が立ち下がり、ノードｂの信号が立ち
上がってＮチャンネルトランジスタＮ１がオンとなる。
この場合も、ＰチャンネルトランジスタＰ１がオフした
後ＮチャンネルトランジスタＮ１がオンするまでの間出
力端のノードｏはハイインピーダンス状態となり、Ｐチ
ャンネルトランジスタＰ１とＮチャンネルトランジスタ
Ｎ１が同時にオンとなる状態が生じることはなく、した
がって貫通電流の発生が防止される。Ｎチャンネルトラ
ンジスタＮ１がオンした後は、放電電流が流れることに
なる。
ドｄが立ち上がりＰチャンネルトランジスタＰ１がオフ
となる。その後ノードｄが立ち上がったことを受けて遅
延用インバータＩ２により所定の遅れ時間ｔD だけ遅れ
てノードｅの信号が立ち下がり、ノードｂの信号が立ち
上がってＮチャンネルトランジスタＮ１がオンとなる。
この場合も、ＰチャンネルトランジスタＰ１がオフした
後ＮチャンネルトランジスタＮ１がオンするまでの間出
力端のノードｏはハイインピーダンス状態となり、Ｐチ
ャンネルトランジスタＰ１とＮチャンネルトランジスタ
Ｎ１が同時にオンとなる状態が生じることはなく、した
がって貫通電流の発生が防止される。Ｎチャンネルトラ
ンジスタＮ１がオンした後は、放電電流が流れることに
なる。
【０００６】
【発明が解決しようとする課題】上述した手法（図３、
図４参照）により貫通電流の発生を防止することにより
貫通電流に起因する電源ノイズの発生は防止されるが、
負荷容量の充放電に伴う電流もかなり大きな電流であ
り、この充放電電流による電源ノイズも押えることが望
ましい。
図４参照）により貫通電流の発生を防止することにより
貫通電流に起因する電源ノイズの発生は防止されるが、
負荷容量の充放電に伴う電流もかなり大きな電流であ
り、この充放電電流による電源ノイズも押えることが望
ましい。
【０００７】この充放電電流による電源ノイズを押える
ために、前述した文献（特開昭６４−３４０１６号公
報）に、充放電電流のスルーレート（電流の変化率）を
下げる方式が提案されている。このように電源ノイズの
低減のみを目的とすると種々の手法が考えられるが、一
方、出力回路においては、動作時の電源ノイズが低いこ
とのほか、信号伝達速度ｔpdの高速性も重要な要素であ
る。この点、図３に示すタイミングコントロール回路に
は遅延用インバータＩ１，Ｉ２が含まれており、このた
め信号の伝達が遅れることとなり、また負荷容量ＣL の
充放電電流のスルーレートを押えると充放電に時間がか
かり信号の伝達が一層遅れてしまうという問題がある。
ために、前述した文献（特開昭６４−３４０１６号公
報）に、充放電電流のスルーレート（電流の変化率）を
下げる方式が提案されている。このように電源ノイズの
低減のみを目的とすると種々の手法が考えられるが、一
方、出力回路においては、動作時の電源ノイズが低いこ
とのほか、信号伝達速度ｔpdの高速性も重要な要素であ
る。この点、図３に示すタイミングコントロール回路に
は遅延用インバータＩ１，Ｉ２が含まれており、このた
め信号の伝達が遅れることとなり、また負荷容量ＣL の
充放電電流のスルーレートを押えると充放電に時間がか
かり信号の伝達が一層遅れてしまうという問題がある。
【０００８】本発明は、上記事情に鑑み、信号伝達遅延
時間が短かく、かつ動作ノイズも低い出力回路を提供す
ることを目的とする。
時間が短かく、かつ動作ノイズも低い出力回路を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明の出力回路は、 （１）各ソースがそれぞれ電源およびグラウンドに接続
されるとともに各ドレインが互いに接続されこの接続点
を出力とする、第１のＰチャンネルトランジスタと第１
のＮチャンネルトランジスタとからなる第１の相補型Ｍ
ＯＳトランジスタを備えた駆動回路 （２）入力信号の変化時に前記出力がハイインピーダン
ス状態を経由するように互いにタイミングをずらして第
１のＰチャンネルトランジスタと第１のＮチャンネルト
ランジスタをスイッチングさせるタイミング調整回路 （３）各ソースがそれぞれ電源およびグラウンドに接続
されるとともに各ドレインが互いに接続されこの接続点
が第１のＰチャンネルトランジスタのドレインと第１の
Ｎチャンネルトランジスタのドレインとの接続点に接続
された第２のＰチャンネルトランジスタと第２のＮチャ
ンネルトランジスタとからなる、上記第１の相補型ＭＯ
Ｓトランジスタよりも小型の第２の相補型ＭＯＳトラン
ジスタを最終段に備えた、入力信号が変化しない定常時
には上記第１の相補型ＭＯＳトランジスタと同一レベル
の信号を出力するとともに、入力信号の変化時には、該
変化の方向に応じて、第１のＰチャンネルトランジスタ
と第２のＮチャンネルトランジスタとを経由し、あるい
は第２のＰチャンネルトランジスタと第１のＮチャンネ
ルトランジスタとを経由して流れる貫通電流を発生させ
るバッファ回路 を具備したことを特徴とするものである。
明の出力回路は、 （１）各ソースがそれぞれ電源およびグラウンドに接続
されるとともに各ドレインが互いに接続されこの接続点
を出力とする、第１のＰチャンネルトランジスタと第１
のＮチャンネルトランジスタとからなる第１の相補型Ｍ
ＯＳトランジスタを備えた駆動回路 （２）入力信号の変化時に前記出力がハイインピーダン
ス状態を経由するように互いにタイミングをずらして第
１のＰチャンネルトランジスタと第１のＮチャンネルト
ランジスタをスイッチングさせるタイミング調整回路 （３）各ソースがそれぞれ電源およびグラウンドに接続
されるとともに各ドレインが互いに接続されこの接続点
が第１のＰチャンネルトランジスタのドレインと第１の
Ｎチャンネルトランジスタのドレインとの接続点に接続
された第２のＰチャンネルトランジスタと第２のＮチャ
ンネルトランジスタとからなる、上記第１の相補型ＭＯ
Ｓトランジスタよりも小型の第２の相補型ＭＯＳトラン
ジスタを最終段に備えた、入力信号が変化しない定常時
には上記第１の相補型ＭＯＳトランジスタと同一レベル
の信号を出力するとともに、入力信号の変化時には、該
変化の方向に応じて、第１のＰチャンネルトランジスタ
と第２のＮチャンネルトランジスタとを経由し、あるい
は第２のＰチャンネルトランジスタと第１のＮチャンネ
ルトランジスタとを経由して流れる貫通電流を発生させ
るバッファ回路 を具備したことを特徴とするものである。
【００１０】
【作用】出力駆動回路の貫通電流は通常大きな電流であ
り、したがってこの貫通電流が発生すると大きなノイズ
を引き起こすため、従来、出力信号および電源系のノイ
ズを押えるために、上述した従来例に示すように貫通電
流の発生を押えることに目が向けられていた。しかしな
がら無視ないし許容できる程度に制御された貫通電流で
あれば問題はない。本発明は、この点に想到することに
より完成されたものであり、問題のないレベルの貫通電
流を積極的に流しこの貫通電流を信号伝達特性の改善に
利用したものである。
り、したがってこの貫通電流が発生すると大きなノイズ
を引き起こすため、従来、出力信号および電源系のノイ
ズを押えるために、上述した従来例に示すように貫通電
流の発生を押えることに目が向けられていた。しかしな
がら無視ないし許容できる程度に制御された貫通電流で
あれば問題はない。本発明は、この点に想到することに
より完成されたものであり、問題のないレベルの貫通電
流を積極的に流しこの貫通電流を信号伝達特性の改善に
利用したものである。
【００１１】即ち、本発明の出力回路は、例えば図３に
例示したような駆動回路とタイミング調整回路のほか、
この駆動回路を経由する低いレベルの貫通電流を発生さ
せるバッファ回路を具備するものであり、駆動回路を構
成する第１のＰチャンネルトランジスタ、第１のＮチャ
ンネルトランジスタがオン、もしくはオフされる際の過
渡時にこの貫通電流から分岐した電流により負荷容量の
充放電が行なわれるため、その後の第１のＰチャンネル
トランジスタ、第１のＮチャンネルトランジスタがオ
ン、もしくはオフされた後に流れる充放電電流の時間変
化（ｄＩ／ｄｔ）が低いレベルに押えられ、この充放電
電流によるノイズの発生が押えられる。またこれととも
に過渡時に充放電された分充放電の高速化も図られ、こ
れにより信号遅延時間が短縮化される。
例示したような駆動回路とタイミング調整回路のほか、
この駆動回路を経由する低いレベルの貫通電流を発生さ
せるバッファ回路を具備するものであり、駆動回路を構
成する第１のＰチャンネルトランジスタ、第１のＮチャ
ンネルトランジスタがオン、もしくはオフされる際の過
渡時にこの貫通電流から分岐した電流により負荷容量の
充放電が行なわれるため、その後の第１のＰチャンネル
トランジスタ、第１のＮチャンネルトランジスタがオ
ン、もしくはオフされた後に流れる充放電電流の時間変
化（ｄＩ／ｄｔ）が低いレベルに押えられ、この充放電
電流によるノイズの発生が押えられる。またこれととも
に過渡時に充放電された分充放電の高速化も図られ、こ
れにより信号遅延時間が短縮化される。
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の出力回路の回路図、図２はそ
のタイミングチャートである。前述した従来例（図３、
図４参照）の要素と同一の要素には同一の番号を付し、
相違点についてのみ説明する。
１は、本発明の一実施例の出力回路の回路図、図２はそ
のタイミングチャートである。前述した従来例（図３、
図４参照）の要素と同一の要素には同一の番号を付し、
相違点についてのみ説明する。
【００１３】図１に示す出力回路は、図３に示す従来の
出力回路に、インバータＩ３と、ＣＭＯＳを構成するＰ
チャンネルトランジスタＰ２およびＮチャンネルトラン
ジスタＮ２が付加されている。この実施例では、これら
インバータＩ３、ＰチャンネルトランジスタＰ２、及び
ＮチャンネルトランジスタＮ２により本発明にいうバッ
ファ回路の一例が構成されている。インバータＩ３の信
号伝達遅延時間は短かく、またＰチャンネルトランジス
タＰ２およびＮチャンネルトランジスタＮ２は、Ｐチャ
ンネルトランジスタＰ１およびＮチャンネルトランジス
タＮ１と比べゲート幅の短かい小型のトランジスタで構
成されている。
出力回路に、インバータＩ３と、ＣＭＯＳを構成するＰ
チャンネルトランジスタＰ２およびＮチャンネルトラン
ジスタＮ２が付加されている。この実施例では、これら
インバータＩ３、ＰチャンネルトランジスタＰ２、及び
ＮチャンネルトランジスタＮ２により本発明にいうバッ
ファ回路の一例が構成されている。インバータＩ３の信
号伝達遅延時間は短かく、またＰチャンネルトランジス
タＰ２およびＮチャンネルトランジスタＮ２は、Ｐチャ
ンネルトランジスタＰ１およびＮチャンネルトランジス
タＮ１と比べゲート幅の短かい小型のトランジスタで構
成されている。
【００１４】このため、ノードａの入力信号が立ち上が
ると、図２（ｆ）に示すようにノードｆが直ちに立ち下
がり、これによりＰチャンネルトランジスタＰ２が直ち
にオンとなる。インバータＩ３の伝達時間は短かく、ま
たＰチャンネルトランジスタＰ２は小型のトランジスタ
であるため、ＰチャンネルトランジスタＰ２がオンとな
った瞬間にはまだＮチャンネルトランジスタＮ１はオフ
とはなっておらず、したがって図１に示す経路を通って
貫通電流ｉ1 が流れる。但しこの貫通電流ｉ1はＰチャ
ンネルトランジスタＰ２が小型のものであるため、これ
により制限を受けた貫通電流であり、またそのスルーレ
ート（ｄｉ／ｄｔ）はインバータＩ３の駆動能力により
調整されたものであり、この貫通電流ｉ1 はノイズ上問
題とはならない。
ると、図２（ｆ）に示すようにノードｆが直ちに立ち下
がり、これによりＰチャンネルトランジスタＰ２が直ち
にオンとなる。インバータＩ３の伝達時間は短かく、ま
たＰチャンネルトランジスタＰ２は小型のトランジスタ
であるため、ＰチャンネルトランジスタＰ２がオンとな
った瞬間にはまだＮチャンネルトランジスタＮ１はオフ
とはなっておらず、したがって図１に示す経路を通って
貫通電流ｉ1 が流れる。但しこの貫通電流ｉ1はＰチャ
ンネルトランジスタＰ２が小型のものであるため、これ
により制限を受けた貫通電流であり、またそのスルーレ
ート（ｄｉ／ｄｔ）はインバータＩ３の駆動能力により
調整されたものであり、この貫通電流ｉ1 はノイズ上問
題とはならない。
【００１５】この貫通電流ｉ1 の発生に続き、Ｎチャン
ネルトランジスタＮ１がオフしこれに伴ってノードｏの
電位が上昇し、負荷容量ＣL への充電が開始される。し
たがってＰチャンネルトランジスタＰ１がオンした時点
では、既に負荷容量ＣL がある程度充電（プリチャー
ジ）しているため、ＰチャンネルトランジスタＰ１がオ
ンした後の充電電流は、図２（Ｂ）に示すように図３に
示す従来の回路の場合よりも小さく、したがってこの時
点におけるノイズの発生も押えられる。また、このプリ
チャージにより、その後の充電時間が短かくて済み、し
たがって図２（Ｃ）に示すように信号伝達の高速性が実
現できる。またこのプリチャージ期間には、電流値変化
（ｄＩ／ｄｔ）は零であるため、ノイズがない状態でプ
リチャージが行える利点もある。
ネルトランジスタＮ１がオフしこれに伴ってノードｏの
電位が上昇し、負荷容量ＣL への充電が開始される。し
たがってＰチャンネルトランジスタＰ１がオンした時点
では、既に負荷容量ＣL がある程度充電（プリチャー
ジ）しているため、ＰチャンネルトランジスタＰ１がオ
ンした後の充電電流は、図２（Ｂ）に示すように図３に
示す従来の回路の場合よりも小さく、したがってこの時
点におけるノイズの発生も押えられる。また、このプリ
チャージにより、その後の充電時間が短かくて済み、し
たがって図２（Ｃ）に示すように信号伝達の高速性が実
現できる。またこのプリチャージ期間には、電流値変化
（ｄＩ／ｄｔ）は零であるため、ノイズがない状態でプ
リチャージが行える利点もある。
【００１６】また、入力信号（ノードａの信号）の立ち
下がり時点ではノードｆが直ちに立ち上がりこれにより
ＮチャンネルトランジスタＮ２が直ちにオンとなり、Ｎ
チャンネルトランジスタＮ２により制御された図１，図
２（Ｂ）に示す貫通電流ｉ2が流れる。この貫通電流ｉ
2 の負荷容量ＣL の放電に対する作用は、上述した貫通
電流ｉ 1 の、負荷容量ＣL への充電に対する作用と同様
である。
下がり時点ではノードｆが直ちに立ち上がりこれにより
ＮチャンネルトランジスタＮ２が直ちにオンとなり、Ｎ
チャンネルトランジスタＮ２により制御された図１，図
２（Ｂ）に示す貫通電流ｉ2が流れる。この貫通電流ｉ
2 の負荷容量ＣL の放電に対する作用は、上述した貫通
電流ｉ 1 の、負荷容量ＣL への充電に対する作用と同様
である。
【００１７】このように、図１に示す出力回路では、入
力信号の立ち上がり、立ち下がり時点で制御された貫通
電流ｉ1 ，ｉ2 を流すことにより、駆動用のトランジス
タＰ１，Ｎ１がスイッチングされる前に負荷容量ＣL の
充電、放電が開始され、トランジスタＰ１，Ｎ１がスイ
ッチングした後の充放電電流を押えることができ、充放
電電流によるノイズが低減されるとともに信号伝達の高
速性が実現する。
力信号の立ち上がり、立ち下がり時点で制御された貫通
電流ｉ1 ，ｉ2 を流すことにより、駆動用のトランジス
タＰ１，Ｎ１がスイッチングされる前に負荷容量ＣL の
充電、放電が開始され、トランジスタＰ１，Ｎ１がスイ
ッチングした後の充放電電流を押えることができ、充放
電電流によるノイズが低減されるとともに信号伝達の高
速性が実現する。
【００１８】尚、複数の出力回路から同時に論理の変化
する信号を出力する必要がある場合、インバータＩ３の
高速性が維持された範囲内でこれら複数の出力回路のイ
ンバータＩ３の遅延特性を互いに異ならせることによ
り、各出力回路における貫通電流ｉ1 ，ｉ2 の立ち上が
りの時点を互いに異ならせることができ、これにより同
時動作を避け、同時動作に起因する、問題となるレベル
のノイズの発生を防止することもできる。
する信号を出力する必要がある場合、インバータＩ３の
高速性が維持された範囲内でこれら複数の出力回路のイ
ンバータＩ３の遅延特性を互いに異ならせることによ
り、各出力回路における貫通電流ｉ1 ，ｉ2 の立ち上が
りの時点を互いに異ならせることができ、これにより同
時動作を避け、同時動作に起因する、問題となるレベル
のノイズの発生を防止することもできる。
【００１９】尚、図１に示す実施例にはＮＯＲゲート、
ＮＡＮＤゲートおよび２つの遅延用インバータＩ１，Ｉ
２の組合せによるタイミング調整回路が備えられている
が、このタイミング調整回路としては従来種々の回路構
成のものが考えられており、本発明にいうタイミング調
整回路は図１に示すタイミング調整回路に限定されるも
のでない。また図１に示す実施例では、インバータＩ３
と、ＰチャンネルトランジスタＰ２、及びＮチャンネル
トランジスタＮ２により本発明にいうバッファ回路が構
成されているが、このバッファ回路は、最終段にＰチャ
ンネルトランジスタＰ２およびＮチャンネルトランジス
タＮ２が配置されている必要はあるものの、前段部分は
インバータＩ３に限定されるものではなく、所期の作用
をなすものであればどのような回路構成を有するもので
あってもよい。
ＮＡＮＤゲートおよび２つの遅延用インバータＩ１，Ｉ
２の組合せによるタイミング調整回路が備えられている
が、このタイミング調整回路としては従来種々の回路構
成のものが考えられており、本発明にいうタイミング調
整回路は図１に示すタイミング調整回路に限定されるも
のでない。また図１に示す実施例では、インバータＩ３
と、ＰチャンネルトランジスタＰ２、及びＮチャンネル
トランジスタＮ２により本発明にいうバッファ回路が構
成されているが、このバッファ回路は、最終段にＰチャ
ンネルトランジスタＰ２およびＮチャンネルトランジス
タＮ２が配置されている必要はあるものの、前段部分は
インバータＩ３に限定されるものではなく、所期の作用
をなすものであればどのような回路構成を有するもので
あってもよい。
【００２０】
【発明の効果】以上説明したように、本発明の出力回路
は、例えば図３に例示したような駆動回路とタイミング
調整回路のほか、この駆動回路を経由する低いレベルの
貫通電流を発生させるバッファ回路を具備したものであ
るため、駆動回路がスイッチングした後の充放電電流を
押えることができ、充放電電流によるノイズが低減され
るとともに信号伝達の高速性が実現する。
は、例えば図３に例示したような駆動回路とタイミング
調整回路のほか、この駆動回路を経由する低いレベルの
貫通電流を発生させるバッファ回路を具備したものであ
るため、駆動回路がスイッチングした後の充放電電流を
押えることができ、充放電電流によるノイズが低減され
るとともに信号伝達の高速性が実現する。
【図１】本発明の一実施例の出力回路の回路図である。
【図２】図１に示す出力回路のタイミングチャートであ
る。
る。
【図３】貫通電流の発生が防止された従来の出力回路を
表わした回路図である。
表わした回路図である。
【図４】図３に示す出力回路のタイミングチャートであ
る。
る。
Ｉ１，Ｉ２ 遅延用インバータ Ｉ３ インバータ Ｐ１，Ｐ２ Ｐチャンネルトランジスタ Ｎ１，Ｎ２ Ｎチャンネルトランジスタ ＣL 負荷容量
Claims (1)
- 【請求項１】 各ソースがそれぞれ電源およびグラウン
ドに接続されるとともに各ドレインが互いに接続されこ
の接続点を出力とする、第１のＰチャンネルトランジス
タと第１のＮチャンネルトランジスタとからなる第１の
相補型ＭＯＳトランジスタを備えた駆動回路と、 入力信号の変化時に前記出力がハイインピーダンス状態
を経由するように互いにタイミングをずらして前記第１
のＰチャンネルトランジスタと前記第１のＮチャンネル
トランジスタをスイッチングさせるタイミング調整回路
と、 各ソースがそれぞれ電源およびグラウンドに接続される
とともに各ドレインが互いに接続されこの接続点が前記
第１のＰチャンネルトランジスタのドレインと前記第１
のＮチャンネルトランジスタのドレインとの接続点に接
続された第２のＰチャンネルトランジスタと第２のＮチ
ャンネルトランジスタとからなる、前記第１の相補型Ｍ
ＯＳトランジスタよりも小型の第２の相補型ＭＯＳトラ
ンジスタを最終段に備えた、前記入力信号が変化しない
定常時には前記第１の相補型ＭＯＳトランジスタと同一
レベルの信号を出力するとともに、前記入力信号の変化
時には、該変化の方向に応じて、前記第１のＰチャンネ
ルトランジスタと前記第２のＮチャンネルトランジスタ
とを経由し、あるいは前記第２のＰチャンネルトランジ
スタと前記第１のＮチャンネルトランジスタとを経由し
て流れる貫通電流を発生させるバッファ回路とを具備し
たことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231212A JPH0685183A (ja) | 1992-08-31 | 1992-08-31 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231212A JPH0685183A (ja) | 1992-08-31 | 1992-08-31 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685183A true JPH0685183A (ja) | 1994-03-25 |
Family
ID=16920091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231212A Pending JPH0685183A (ja) | 1992-08-31 | 1992-08-31 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685183A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318664A (ja) * | 2006-05-29 | 2007-12-06 | Nec Electronics Corp | 送信回路及びその制御方法 |
-
1992
- 1992-08-31 JP JP4231212A patent/JPH0685183A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318664A (ja) * | 2006-05-29 | 2007-12-06 | Nec Electronics Corp | 送信回路及びその制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990810 |