JPH0685277A - 非揮発性メモリ装置用コンタクト整合 - Google Patents

非揮発性メモリ装置用コンタクト整合

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JPH0685277A
JPH0685277A JP4222966A JP22296692A JPH0685277A JP H0685277 A JPH0685277 A JP H0685277A JP 4222966 A JP4222966 A JP 4222966A JP 22296692 A JP22296692 A JP 22296692A JP H0685277 A JPH0685277 A JP H0685277A
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JP
Japan
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substrate
insulating layer
control gates
thickness
signal lines
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Application number
JP4222966A
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English (en)
Inventor
Frank R Bryant
アール． ブライアント フランク
Tsiu C Chan
シー． チャン ツィウ
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
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    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Abstract

(57)【要約】 （修正有） 【目的】ＥＰＲＯＭ及び同様の装置に対するレイアウト
及び製造技術に関し、部分的に自己整合するビット線コ
ンタクトに対する好適技術を提供する。更に、自己整合
された埋め込みＶｓｓ線が設けられ、それはその全長に
わたり基板と接触していてその寸法を小さくすることを
可能にする。 【構成】下側の構成体10の上に導電性構成体12を構成
し、その間に開口14を設け、構成体10へのコンタクトを
導電性構成体12と分離して設ける。周知の堆積、エッチ
ング、エッチバックのプロセスを用いるが、酸化物堆積
層の膜厚を相対的に変化させることと、コンタクトの形
成と埋め込みＶｓｓの形成に自己整合プロセスを用い
て、その形成を容易にするところに特徴を有している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路装置及
びその製造方法に関するものであって、更に詳細には、
消去可能書込可能リードオンリーメモリ装置においてコ
ンタクト開口を成功させる技術に関するものである。
【０００２】
【従来の技術】集積回路の特徴寸法及び装置寸法が縮小
するに従い、相互接続層の間の相対的な整合はきわめて
重要なものとなる。不整合は装置の機能性に重要な影響
を与える場合がある。ある最小の公差を越えた不整合は
装置を部分的に又は完全に動作不能なものとさせる場合
がある。
【０００３】マスキングステップ期間中に多少の不整合
が発生した場合であっても、相互接続層の間のコンタク
トを適切に形成することを確保するために、コンタクト
及びその他の導電性特徴部の回りに通常余分の空間を設
ける。この余分な空間はエンクロージャ乃至は包囲体と
して知られているものである。０．５ないし１．０ミク
ロンの特徴寸法の場合には、最大で０．数ミクロンの包
囲体寸法のものが一般的である。
【０００４】包囲体条件は、半導体装置が継続して小型
化することと一貫性を有するものではない。包囲体は装
置の機能性に関係したものではなく、不整合エラーが装
置に問題を発生させることがないことを確保するために
使用されるに過ぎない。最小の特徴及び装置寸法を有す
る装置を設計する場合、包囲体条件を最小とすること
は、全体的な装置の寸法に著しい影響を与える場合があ
る。
【０００５】当該技術分野においては自己整合技術が通
常知られており、それを使用することにより包囲体条件
を最小とすることに貢献することが知られている。しか
しながら、自己整合技術を使用することは、現在使用さ
れている装置設計により幾分制限されている。自己整合
製造ステップの数を増加させその際に装置に対する包囲
体条件を減少させる集積回路装置製造技術を提供するこ
とが所望されている。高集積度ＥＰＲＯＭは、比較的小
型の装置寸法とすることを可能とする規則的なレイアウ
トを有している。例えば１メガビット装置以上の非常に
高い集積度のＥＰＲＯＭの構成にとってセルを最小の寸
法とすることは重要である。包囲体条件により発生する
面積のペナルティは、全体的なチップ寸法に影響を与え
る場合がある。何故ならば、個々のセル寸法は非常に小
さいからである。
【０００６】したがって、可及的に小さな高集積度ＥＰ
ＲＯＭ用のセルレイアウト及び製造技術を提供すること
が望まれている。このような製造技術は、好適には、全
体的なセル面積を最小とするために可能な限り自己整合
型の構成を有するものである。このような技術が現在標
準的に使用されている処理の流れと互換性を有するもの
であることが望ましい。
【０００７】高集積度のＥＰＲＯＭ構成は、しばしば、
埋込Ｖｓｓ線を有している。この線は基板内の活性領域
として形成され、したがってその導電度は金属線に対す
る場合ほど高いものではない。装置寸法が縮小するに従
いＶｓｓ線の幅を縮小すると、その抵抗が高くなり、そ
のことが装置性能に悪影響を与える場合がある。
【０００８】したがって、低抵抗のＶｓｓ線を与える装
置レイアウト及び製造技術を提供することが望まれてい
る。更に、このような技術が高集積度装置に関するレイ
アウト及び小型装置寸法と一貫性を有するものであり、
且つ現在のセル構成及び製造技術と互換性を有するもの
であることが望ましい。
【０００９】
【課題を解決するための手段】したがって、本発明によ
れば、ＥＰＲＯＭ及び同様の装置に対するレイアウト及
び製造技術が、部分的に自己整合したビット線コンタク
トに対する好適な技術を有している。更に、自己整合さ
れた埋込Ｖｓｓ線が提供され、それはその全長にわたっ
て基板と接触している。このことは、高い導電度のＶｓ
ｓ線を提供し、このような線の寸法を減少させることを
可能とする。埋込Ｖｓｓ接触線及び部分的に自己整合し
たビット線コンタクトを使用することは、与えられた特
徴寸法に対して最小のセル寸法を持った装置レイアウト
とすることに貢献している。
【００１０】
【実施例】以下に説明する処理ステップ及び構成は集積
回路を製造する完全な処理の流れを構成するものではな
い。本発明は、当該技術分野において現在使用されてい
る集積回路製造技術に関連して実施することが可能なも
のであり、従って本発明を理解する上で必要と思われる
処理ステップについてのみ説明を行う。尚、添付の図面
は、集積回路の製造過程は種々の段階における状態を示
したものであり、それらの断面図は寸法どおりに画いて
あるわけではなく本発明の重要な特徴をよりよく理解す
るために適宜拡縮して示してある。
【００１１】図１及び２は自己整合コンタクト用の好適
技術を示している。図１及び２に示した如く、この技術
の使用は任意の半導体集積回路装置に対して汎用的なも
のである。図３乃至１０は、高集積度ＥＰＲＯＭを製造
するための好適な技術の適用例を示している。
【００１２】図１を参照すると、集積回路装置における
下側に存在する構成体を大略参照番号１０で示してあ
る。これらの構成体は、基板、フィールド酸化膜領域、
及び下側に存在する相互接続層等を包含することが可能
である。本発明の説明の便宜上、この下側に存在する構
成体１０の精密な特性は特に重要なものではない。
【００１３】下側に存在する構成体１０の上に幾つかの
導電性構成体１２が形成されている。これらの導電性構
成体１２は、例えば多結晶シリコンとすることが可能で
あり、または、それらを当該技術分野において公知のご
とくシリサイド化させた多結晶シリコンとすることも可
能である。導電性構成体１２の間に開口１４が設けられ
ている。開口１４は比較的小さな寸法のものである。開
口１４の精密な寸法は、以下に説明する如く処理条件に
幾分依存するものであるが、典型的には、約１．２ミク
ロン（μｍ）以下である。
【００１４】本発明によれば、両方の開口１４において
下側に存在する構成体１０へのコンタクトを形成するこ
とが望ましい。コンタクトは、導電性構成体１２から分
離された状態で下側に存在する構成体１０と接触されね
ばならない。
【００１５】酸化物層１６を本集積回路装置の全体の上
に形成する。酸化物層１６は、開口１４の底部及び側部
に沿ってよりも導電性構成体１２の上においてより厚い
厚さを有するような態様で形成する。酸化物は、ワトキ
ンズ−ジョンソンモデル９９８付着形成装置を使用して
このような差別的厚さに付着形成させることが可能であ
る。該酸化物は、約１大気圧において、化学蒸着（ＣＶ
Ｄ）技術を使用して付着形成される。その結果、約１．
２ミクロン（μｍ）以下の開口寸法の場合、開口１４の
底部及び側壁上においてより少ない酸化物が付着される
酸化物が得られる。典型的に、開口１４の底部における
水平部分及び酸化物層１６の垂直部分の幅は、導電性領
域１２上の酸化物層１６の深さ乃至は厚さの約半分であ
る。
【００１６】例えば、ワトキンズ−ジョンソンモデル９
９８などの装置は、ほぼ標準的な大気圧状態において比
較的速いレートで酸化物を付着形成させる。その結果、
上述した特性を有する酸化物層が付着形成され、その付
着形成された酸化物層は比較的小さな開口の底部及び垂
直側壁に沿ってより薄いものである。開口１４内に付着
形成される酸化物の全体的な体積は、導電性構成体１２
の間に平坦な連続的な表面が存在していた場合に付着形
成されるであろうものとほぼ同一であると思われる。こ
の物質の体積はより大きな表面にわたって分布されるの
で、それは、開口１４の底部及び側部にそ沿ってより薄
い酸化物層を形成する。
【００１７】図２を参照すると、マスクなしで酸化物層
１６を非等方的にエッチングし、導電性構成体１２を取
囲む酸化物領域１８を形成する。酸化物層１６は開口１
４の底部から除去されるが、開口１４の側壁上に残存す
る。さらに、酸化物層１６は導電性構成体１２の上にお
いてはより厚いので、酸化物領域１８の一部は導電性構
成体１２の各々の上に残存する。両方の導電性構成体１
２の上の酸化物領域１８の厚さは、酸化物層１６の元の
厚さに依存すると共に、本装置を非等方性エッチングに
露呈させる時間にも依存する。導電性構成体１２の上か
ら酸化物領域１８が完全に除去するすることは、酸化物
層１６が開口１４の底部から除去されたことを検知する
当該技術分野において公知のエンドポイント（終了点）
検知技術を使用することにより防止する。
【００１８】別の導電性相互接続層（不図示）を本装置
の上に形成することが可能である。下側に存在する領域
１０と接触して開口１４を介してコンタクトを形成す
る。導電性構成体１２に関し、該コンタクト開口は自己
整合されており、従って、それらを形成する場合には何
等マスキングステップを必要とすることはない。このこ
とは、各マスキングステップに対して通常必要とされる
包囲体に対する条件を取除いており、集積回路装置を一
層小型に製造することを可能としている。
【００１９】導電性構成体１２が図１及び２の図面の面
から垂直に突出すると仮定すると、次の導電性層は左右
方向において自己整合されるに過ぎない。図面の面に対
し垂直な方向において該開口を画定するためにはマスク
を使用せねばならない。従って、上述した技術によれ
ば、単一の方向において自己整合されたコンタクト開口
が得られ、それは、本明細書においては、通常、半自己
整合型コンタクトと呼称される。導電性構成体１２が上
から見た場合に正方形の開口を画定するようにパターン
形成される場合には完全に自己整合されたコンタクト開
口を形成することが可能である。何故ならば、それは、
全ての側部において絶縁性領域１８により回りの導電性
構成体から分離されるからである。従って、ある種の装
置構成では完全に自己整合したコンタクトを形成するこ
とを可能とする。
【００２０】差別的厚さ乃至は深さを有する酸化物を付
着形成し次いでマスクなしでの非等方性エッチバックを
行う上述した技術は、多数の異なったタイプの集積回路
装置において使用することが可能である。例えば、ＳＲ
ＡＭ，ＤＲＡＭ，及びＥＰＲＯＭ，ＥＥＰＲＯＭ等のメ
モリ装置において使用することが可能である。この技術
は、更に、種々のタイプの書込可能論理装置において使
用することも可能であり、且つ密接して離隔された信号
線からなる規則的なアレイが必要とされる多数のタイプ
の装置において有用なものである。
【００２１】図３を参照すると、基板２０にＥＰＲＯＭ
装置を形成すべき状態が示されている。フィールド酸化
膜領域（不図示）形成した後に、本装置上に第一ゲート
酸化物層２２を形成し、次いでフローティングゲート多
結晶シリコン層２４を形成する。従来公知のごとく、フ
ローティングゲート２４をエッチングして一方向におい
て平行な信号線を形成する。図３乃至７の図面において
は、この方向は左右方向に選択されており且つ図３の図
面の面に対して平行である。フローティングゲート多結
晶シリコン２４をパターン形成した後に、本装置の表面
上に第二ゲート酸化膜２６を形成する。この場合に、好
適には熱酸化ステップを使用する。次いで、本装置上に
第二多結晶シリコン層２８を形成する。この多結晶シリ
コン層２８は、好適には、従来公知のごとくシリサイド
化させてその導電度を向上させる。図４を参照すると、
多結晶シリコン層２８及び２４の両方及びそれらのそれ
ぞれのゲート酸化物層２６及び２２を、単一のマスクを
使用してンエッチングし、下側に存在するフローティン
グゲート領域を有する制御線を形成する。この第二エッ
チマスクは、第一多結晶シリコン層２４の第一エッチに
対し直角に配向された行を画定する。その結果、メモリ
アレイの長さにわたって延在する制御線２８が得られ、
矩形状のフローティングゲート領域２４が制御線２８の
各々の部分の下側に形成される。図４に示した如くこの
第二エッチングステップは、図４の図面の面に対して垂
直に延在する制御線２８を形成する。この時点までの処
理は従来のものである。制御ゲート２８をパターン形成
した後に、軽度にドープしたドレイン（ＬＤＤ）注入を
本装置に対して実施し開口３０，３２，３４内にＬＤＤ
領域３６を形成し、次いで、酸化物層３８を本装置の表
面上に付着形成する。この層は、図１及び２に関して説
明した技術を使用して付着形成し、従って、制御ゲート
２８上の酸化物層３８の厚さは、開口３０，３２，３４
の底部に存在する酸化物層の部分の厚さの約２倍であ
る。
【００２２】図５を参照すると、酸化物層３８をマスク
を使用することなしに非等方的にエッチバックし、制御
ゲート２８及びフローティングゲート２４を取囲む酸化
物領域４０を形成する。前述した如く、酸化物領域４０
は制御ゲート２８の上に残存する。何故ならば、それら
は、もともと厚さが厚いからである。好適には、本装置
の周辺領域は非等方的エッチングステップの期間中マス
クし、従ってメモリアレイのみをこのようなエッチング
に露呈させる。上述した技術は、密接して離隔され規則
的な信号線がアレイ内におけるほど一般的でない周辺部
においてはそれほど有用なものではない。
【００２３】酸化物領域４０を形成した後に、一様な注
入を行って高度にドープした領域４２を形成する。本装
置上に薄い酸化物層４３を形成し、パターン形成し且つ
エッチングして開口３０及び３４を露出させる。薄い側
壁領域が開口３０及び３４内に残存する。この層４３
は、好適には、約８００Åの厚さであり、且つ後の多結
晶シリコンエッチングステップ期間中に開口３２内の基
板を保護するために使用される。次いで、本装置上に多
結晶シリコン層４４を形成し、且つ好適には従来公知の
如くシリサイド化させる。
【００２４】図６を参照すると、多結晶シリコン層４４
をパターン形成してＶｓｓ信号線４６を画定する。該Ｖ
ｓｓ信号線は、本装置内において交互の行において形成
され、開口３０及び３４内に位置された状態に示されて
いる。各対のＶｓｓ線４６の間においては、開口３２が
残存し、それは後にビット線コンタクトのために使用さ
れる。Ｖｓｓ線は、図６の図面の面に対して垂直に周辺
部の端部に向けて延在しており、従って図６に示した左
右方向においてのみ整合が臨界的であるに過ぎない。こ
の方向においては、Ｖｓｓ信号線は、前に形成した酸化
物領域４０により自己整合される。従って、Ｖｓｓ信号
線４６をパターン形成するために使用されるマスクは臨
界的なものではなく、且つ隣接する制御ゲート２８との
ある程度のオーバーラップは有害なものではない。実際
に、そのようなオーバーラップは有益的と考えられるこ
とが可能である。何故ならば、隣接する制御ゲート２８
とより大きなオーバーラップを有する場合には、該線の
断面積がより大きくなるので、Ｖｓｓ線４６の抵抗が低
下されるからである。
【００２５】Ｖｓｓ線４６をパターン形成した後に、短
期間の酸化物エッチングを実施し、酸化物層４３の残存
部分を本装置から除去する。酸化物層４３の残存部分は
多結晶シリコンン領域４６の部分の下側に残存される。
酸化物領域４０の何れかの部分が除去されても何等問題
を発生することはない。何故ならば、このエッチングス
テップの直後に別の酸化物層を付着形成するからであ
る。
【００２６】次いで、図１及び２に関連して説明した技
術を使用して本装置の上に別の酸化物層４８を付着形成
させる。その結果、本装置の殆どの上において開口３２
の底部における酸化物の深さ乃至は厚さの約２倍の厚さ
の酸化物が得られる。次いで、本装置をマスクを使用し
て非等方的にエッチングし、開口３２の底部から酸化物
層４８を除去する。該マスクの寸法及び位置決めは臨界
的なものではない。何故ならば、開口３２は一方向にお
いて自己整合され、且つ図１０に関して説明する如く他
の方向においてはフィールド酸化物領域と隣接している
からである。上述した如く、この非等方的エッチングス
テップ期間中に周辺回路をマスクすることが望ましい。
【００２７】図７を参照すると、酸化物領域５０が前述
した非等方的エッチングステップの後に残存する。この
酸化物領域５０は、Ｖｓｓ線４６を、アレイ用のビット
線を形成するために付着形成される多結晶シリコン層で
ある次の導電性層５２から分離させるべく作用する。多
結晶シリコン層５２は、好適には、その導電度を改善す
るために従来公知の如くドープし且つシリサイド化され
る。所望により、ビット線５０は、例えばアルミニウム
等の金属又は金属合金から形成することが可能である。
次いで、ビット線５２をパターン形成し且つ従来公知の
如くエッチングし、且つ本装置に関してのその後の処理
は従来と同様のものである。
【００２８】図８乃至１０は図３乃至７に示した技術に
従って構成したＥＰＲＯＭ装置の一部を示した該略平面
図である。図８乃至１０の各々において、断面線のＡ−
Ａは図３乃至７の概略断面図の方向及び位置を示してい
る。
【００２９】図８を参照すると、フィールド酸化物領域
５４は初期的に図示した如く基板上に形成されている。
制御ゲート５６は図示した如くに位置されている。各対
の隣接するフィールド酸化物領域５４の間において、列
５８はフローティングゲートの位置を表わしている。フ
ローティングゲートは当該技術分野において公知の技術
を使用して形成され且つ位置決めされる。
【００３０】図９を参照すると、Ｖｓｓ線６０が図示し
た如くに形成されている。該線は隣接する制御ゲート５
６上を延在し、且つその長さにわたり下側に存在する基
板と接触する。Ｖｓｓ線６０は好適にはシリサイド化し
たものであるので、それらは比較的高い導電度を有して
いる。そのことは、適切な装置動作を得るために所要の
導電度を維持しながらＶｓｓ線６０の幅を最小のものと
することを可能としている。Ｖｓｓ線は図９に示した如
く継続して左側及び右側へ延在しているので、臨界的な
整合方向は図９において示した如く上下方向のみであ
る。上述した如く、Ｖｓｓ線はこのような方向において
完全に自己整合しており、従って長尺状のＶｓｓ線は完
全に自己整合されていると考えることが可能である。
【００３１】図１０を参照すると、ビット線６２が図７
に示した如くに形成され且つパターン形成されている。
ビット線コンタクト６４は図示した如き位置に形成され
ており、基板の下側に存在する高度にドープした領域と
接触している。ビット線コンタクト６４は左側及び右側
をフィールド酸化物領域５４により取囲まれているの
で、左側及び右側への整合は臨界的なものではない。ビ
ット線６２に沿っての臨界的整合方向においては、コン
タクト６４は上述した如くに自己整合されている。従っ
て、ビット線６４の整合は臨界的なものではなく、且つ
ＥＰＲＯＭメモリセルの寸法を拡大されるような不必要
な包囲体を付加することは必要ではない。ビット線コン
タクト６４の各々は制御ゲート５６により二つの側部が
取囲まれており、それらをビット線６２の方向に沿って
自己整合させることを可能としている。直行方向におい
ては、各ビット線コンタクト６４がフィールド酸化物領
域５４に隣接して位置されている。上述した好適なプロ
セスはそれを必要とするものではないが、それらの端部
において比較的急峻な段差を有するフィールド酸化物領
域５４を形成することが可能である。このことは、図１
０において左右方向において自己整合が発生することを
可能とする十分に急峻な特徴部を提供する。フィールド
酸化物領域をこのような態様で形成する場合には、ビッ
ト線コンタクト６４が実際に完全に自己整合される。こ
の変形例においては、Ｖｓｓ線６０とビット線コンタク
ト６４の両方が完全に自己整合される。このことは、装
置全体に対する包囲体条件が最小とされていることを意
味している。何故ならば、Ｖｓｓ線６０又はビット線６
４の何れに対しても包囲体が必要ではないからである。
シリサイド化されたＶｓｓ線６０がそれらの全長にわた
り基板と接触している。これらは、埋込Ｖｓｓ線であ
り、それらはＶｓｓ線に対して基板の活性区域を使用す
ることに対する改良である。従来の構成においては、Ｖ
ｓｓ線に対して基板の活性区域を使用するに過ぎず、Ｖ
ｓｓ線の全体的な抵抗値が高すぎるようになることがな
いように所定の間隔で金属又はシリサイド化した多結晶
シリコン線を基板に対してストラップさせねばならな
い。上述した構成及び製造技術の場合、基板内のＶｓｓ
線はその全長にわたりシリサイド化されたＶｓｓ線へス
トラップされ、その際に該線の導電度を著しく改善して
いる。その結果、従来技術を使用した場合に行われる如
く、Ｖｓｓ線を基板内にストラップさせることは必要で
はない。
【００３２】上述した如きＥＰＲＯＭの製造方法では、
ビア即ち貫通孔の底部から酸化物層を除去する一方導電
性構成体の上部に酸化物層を残存させるために差別的厚
さを有する酸化物層を付与する好適な技術を使用してい
る。所望により、典型的な従来の技術を使用することが
可能であり、その場合には、パターン形成を行う前に多
結晶シリコン層の各々の上に酸化物層を形成する。次い
で、別の酸化物層を付着形成し、次いで非等方性エッチ
バックを行って導電性構成体に沿って側壁領域を形成す
る。この従来技術は、図７及び１０に示したものと同様
の構成を得るために使用することが可能であるが、図１
及び２に関して説明した差別的厚さを有する酸化物層の
付着形成を使用するための条件は必要ではない。しかし
ながら、上述した技術を使用することが好適である。何
故ならば、今説明した従来技術を使用する場合には、多
結晶シリコンと酸化物層とを合体したもののパターン形
成及びエッチングを行うものであり、それは特に非常に
小さな特徴寸法の場合に単一の多結晶シリコン層をエッ
チングするよりも一層困難だからである。
【００３３】当業者にとって明らかな如く、上述した本
発明はＥＰＲＯＭ以外の装置について使用することも可
能である。例えば、ＥＥＰＲＯＭは上述したものとほぼ
同一の構成を有しており、且つ上述した技術をＥＥＰＲ
ＯＭにおいても使用することが可能である。幾つかのＲ
ＯＭの構成も上述したレイアウトに非常に類似してお
り、且つ上述した技術を利用することが可能である。上
述した方法の利点を享受するために、同様の構成を有す
る同様の装置を製造することが可能である。
【００３４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明に基づいて下側に存在する層に対し自
己整合したコンタクトを製造する技術の一段階における
状態を示した概略断面図。
【図２】 本発明に基づいて下側に存在する層に対し自
己整合したコンタクトを製造する技術の一段階における
状態を示した概略断面図。
【図３】 本発明の好適実施例に基づいてＥＰＲＯＭセ
ルを製造する好適技術における一段階における状態を示
した概略断面図。
【図４】 本発明の好適実施例に基づいてＥＰＲＯＭセ
ルを製造する好適技術における一段階における状態を示
した概略断面図。
【図５】 本発明の好適実施例に基づいてＥＰＲＯＭセ
ルを製造する好適技術における一段階における状態を示
した概略断面図。
【図８】 図３乃至７に関連して説明した技術に従って
構成されるＥＰＲＯＭメモリ装置の一部の状態を示した
概略平面図。
【図９】 図３乃至７に関連して説明した技術に従って
構成されるＥＰＲＯＭメモリ装置の一部の状態を示した
概略平面図。
【図１０】 図３乃至７に関連して説明した技術に従っ
て構成されるＥＰＲＯＭメモリ装置の一部の状態を示し
た概略平面図。
【符号の説明】
１０ 下側に存在する構成体 １２ 導電性構成体 １４ 開口 １６ 酸化物層 １８ 酸化物領域 ２０ 基板 ２２ 第一ゲート酸化物層 ２４ フローティングゲート ２６ 第二ゲート酸化物層 ２８ 第二多結晶シリコン層 ３０，３２，３４ 開口 ３６ ＬＤＤ領域 ３８ 酸化物層 ４０ 酸化物領域 ４２ 高度にドープした領域 ４３ 薄い酸化物層 ４４ 多結晶シリコン層 ４６ Ｖｓｓ信号線 ４８ 酸化物層 ５０ 酸化物領域 ５２ 導電性層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２１日
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本発明に基づいて下側に存在する層に対し
自己整合したコンタクトを製造する技術の一段階におけ
る状態を示した概略断面図。
【図２】 本発明に基づいて下側に存在する層に対し
自己整合したコンタクトを製造する技術の一段階におけ
る状態を示した概略断面図。
【図３】 本発明の好適実施例に基づいてＥＰＲＯＭ
セルを製造する好適技術における一段階における状態を
示した概略断面図。
【図４】 本発明の好適実施例に基づいてＥＰＲＯＭ
セルを製造する好適技術における一段階における状態を
示した概略断面図。
【図５】 本発明の好適実施例に基づいてＥＰＲＯＭ
セルを製造する好適技術における一段階における状態を
示した概略断面図。
【図６】 本発明の好適実施例に基づいてＥＰＲＯＭ
セルを製造する好適技術における一段階における状態を
示した概略断面図。
【図７】 本発明の好適実施例に基づいてＥＰＲＯＭ
セルを製造する好適技術における一段階における状態を
示した概略断面図。
【図８】 図３乃至７に関連して説明した技術に従っ
て構成されるＥＰＲＯＭメモリ装置の一部の状態を示し
た概略平面図。
【図９】 図３乃至７に関連して説明した技術に従っ
て構成されるＥＰＲＯＭメモリ装置の一部の状態を示し
た概略平面図。
【図１０】 図３乃至７に関連して説明した技術に従っ
て構成されるＥＰＲＯＭメモリ装置の一部の状態を示し
た概略平面図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8225−4Ｍ Ｈ０１Ｌ 27/10 ４３４ (72)発明者 ツィウ シー． チャン アメリカ合衆国， テキサス 75006， カーロルトン， カメロ ドライブ 1633

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 非揮発性集積回路メモリ装置用の信号線
    を製造する方法において、基板上に複数個の平行な制御
    ゲートを形成し、前記制御ゲートの各々は上部と側壁と
    を有しており、連続的な基板領域が交互の対の制御ゲー
    トの間に残存しており、前記制御ゲートの上部及び側壁
    上に絶縁層を形成し、前記制御ゲートの間の前記基板内
    に不純物を導入して活性領域を形成し、連続的な基板領
    域を有する前記制御ゲート対の間において前記基板と連
    続的に接触する導電性信号線を形成する、上記各ステッ
    プを有することを特徴とする方法。
  2. 【請求項２】 請求項１において、前記導電性信号線が
    多結晶シリコンを有することを特徴とする方法。
  3. 【請求項３】 請求項２において、更に、前記導電性信
    号線をシリサイド化させて導電度を増加させるステップ
    を有することを特徴とする方法。
  4. 【請求項４】 請求項１において、更に、前記導電性信
    号線を形成した後に前記装置全体の上に第二絶縁層を形
    成し、それらの間に導電性信号線を有することのない制
    御ゲート対の間における活性基板領域へ到達して前記第
    二絶縁層を貫通して開口を形成し前記制御ゲートに対し
    て直行する方向にビット線を形成し、且つ前記第二絶縁
    層における開口を介して前記基板へコンタクトを形成す
    る、上記各ステップを有することを特徴とする方法。
  5. 【請求項５】 請求項４において、前記第二絶縁層形成
    ステップにおいて、前記装置上に第二絶縁層を形成し、
    その際に前記第二絶縁層は水平表面上において第一厚さ
    を有すると共に前記制御ゲートの間における空間におい
    て前記第一厚さよりも小さな第二厚さを有しており、前
    記第二絶縁層を非等方的にエッチングして前記第二厚さ
    を有する水平表面からそれを除去すると共に前記第一厚
    さを有する区域においてその物質を残存させる、上記各
    ステップを有することを特徴とする方法。
  6. 【請求項６】 請求項１において、前記絶縁層を形成す
    るステップにおいて、前記装置の上に絶縁層を形成し、
    尚前記絶縁層は前記制御ゲート上において第一厚さを有
    すると共に、前記制御ゲートの間の空間においては前記
    第一厚さよりも小さな第二厚さを有しており、前記絶縁
    層を非等方的にエッチングして前記制御ゲートの間にお
    いて前記基板を露出させ、前記制御ゲートの上部及び側
    壁上に絶縁層を残存させる、上記各ステップを有するこ
    とを特徴とする方法。
  7. 【請求項７】 請求項６において、前記絶縁層が、付着
    形成される酸化物の体積が前記間隔と同一の寸法を持っ
    た制御ゲート区域上に付着形成される場合にほぼ同一で
    ある制御ゲートの間の空間におけるものを除いて、単位
    面積当たり一定の深さで付着形成される酸化物を有する
    ことを特徴とする方法。
  8. 【請求項８】 請求項７において、前記酸化物がほぼ大
    気圧において且つ比較的高い付着レートで付着形成され
    ることを特徴とする方法。
  9. 【請求項９】 請求項８において、前記第二厚さが前記
    第一厚さのほぼ半分であることを特徴とする方法。
  10. 【請求項１０】 集積回路装置用の導電性構成体におい
    て、半導体基板が設けられており、前記基板上で且つそ
    れから電気的に分離されて第一及び第二の平行な導電性
    信号線が設けられており、前記第一及び第二の信号線を
    取囲んで絶縁層が設けられており、前記基板内において
    前記第一及び第二の信号線の間で導電度を向上させるた
    めの不純物を有する活性領域が設けられており、前記第
    一及び第二の信号線の間で且つ前記基板の活性区域と連
    続的に接触して第三導電性信号線が設けられており、前
    記第三信号線が前記絶縁層により前記第一及び第二の信
    号線から分離されていることを特徴とする構成体。
  11. 【請求項１１】 請求項１０において、前記第一、第二
    及び第三の信号線が多結晶シリコンを有することを特徴
    とする構成体。
  12. 【請求項１２】 請求項１１において、前記第一、第二
    及び第三の信号線が導電度を向上させるために耐火性金
    属シリサイドを有する多結晶シリコンを有することを特
    徴とする構成体。
  13. 【請求項１３】 請求項１０において、前記第三信号線
    が非揮発性メモリ装置内のＶｓｓ線を有することを特徴
    とする構成体。
  14. 【請求項１４】 非揮発性メモリアレイにおいて、半導
    体基板が設けられており、前記基板内に矩形状のフィー
    ルド酸化膜領域からなるアレイが設けられており、前記
    基板上に第一方向において複数個の平行な制御ゲートが
    設けられており、前記制御ゲートは対ごとにグループ化
    されており、一対の両方の制御ゲートは前記第一方向に
    おける一列内に存在する各フィールド酸化膜領域の上側
    を通過しており、一つの対の各制御ゲートの間にフィー
    ルド酸化膜領域により分離された複数個の活性領域が設
    けられており、各対の制御ゲートの間に前記基板内にお
    いて連続的な活性領域が設けられており、各対の制御ゲ
    ートの間で且つそれらの間の連続的な活性領域と連続的
    に接触して複数個の多結晶シリコン信号線が設けられて
    おり、前記第一方向と直行する第二方向において複数個
    のビット線が前記制御ゲート及び前記多結晶シリコン信
    号線と交差しており、前記ビット線が前記対構成とされ
    た制御ゲートとの間で前記活性領域と接触していること
    を特徴とするアレイ。
  15. 【請求項１５】 請求項１４において、前記多結晶シリ
    コン信号線が、更に、導電度を向上させるために耐火性
    金属シリサイドを有することを特徴とするアレイ。
JP4222966A 1991-08-21 1992-08-21 非揮発性メモリ装置用コンタクト整合 Pending JPH0685277A (ja)

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