JPH0685663A

JPH0685663A - クロック発生回路

Info

Publication number: JPH0685663A
Application number: JP5109476A
Authority: JP
Inventors: Yoshihito Nishimichi; 佳人西道
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-05-15
Filing date: 1993-05-11
Publication date: 1994-03-25
Anticipated expiration: 2015-05-15
Also published as: JP3040635B2

Abstract

(57)【要約】【目的】内部クロック信号の特定の位相からの供給開
始、特定の位相での供給停止、特定の位相からの供給再
開の各機能を実現する。【構成】ＰＬＬ回路１は、外部から供給される基準ク
ロック信号４０の２倍の周波数を持ちかつこれに同期し
た原始クロック信号３０を生成する。タイマ回路２は、
ＰＬＬ回路１のロックインタイムに相当する時間を計測
するように基準クロック信号４０のパルスを計数し、計
数値が所定の値に達した時に計数完了信号６０を出力す
る。計数完了信号６０の出力を待って基準クロック信号
４０に同期して原始クロック信号３０を内部クロック信
号３４として負荷回路へ供給し始めるように、スタート
制御回路３がクロックバッファ回路５を制御する。クロ
ック停止要求信号４２がアサートされたときには、基準
クロック信号４０に同期して内部クロック信号３４の供
給を停止するように、ストップ制御回路４がクロックバ
ッファ回路５を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相同期ループ回路
（ＰＬＬ回路）を用いたクロック発生回路に関するもの
である。

【０００２】

【従来の技術】マイクロプロセッサやマイクロコントロ
ーラに代表される集積回路の動作周波数が４０ＭＨｚを
超えるようになってくると、集積回路内部のクロックド
ライバ自身の遅延による外部クロック信号に対する内部
クロック信号の遅延（＝クロックスキュー）をなくすこ
とが重要な課題となっている。更に、システム設計の立
場から見ると、外部クロック信号の周波数を高くするこ
となく内部クロック信号の周波数のみを高くして性能を
向上させることが望まれている。これらの課題や要求を
満足するために、集積回路内部にＰＬＬ回路を用いたク
ロック発生回路が用いられるようになってきている。

【０００３】図１２はＰＬＬ回路を用いたクロック発生
回路の従来例を示すものである。ここでは、外部クロッ
ク信号の周波数の２倍の周波数を持つ内部クロック信号
を発生させるクロック発生回路の一例を示す。位相差検
出回路１０は、外部から供給される基準クロック信号４
０と、その２倍の周波数を持つ内部クロック信号３４を
１／２に分周した帰還クロック信号３２との位相を比較
する。その位相差に応じた信号をチャージポンプ回路１
２を介してループフィルタ回路１４に送り、位相差に応
じた電圧値に変換する。この電圧を電圧制御発振器１６
の制御電圧として基準クロック信号４０の４倍の周波数
を持つ信号を発生し、電圧制御発振器１６の発振出力を
第１の分周器１８で基準クロック信号４０の２倍の周波
数を持つデューティ比５０％の信号とし、クロックドラ
イバ２１を介して負荷回路を駆動する。クロックドライ
バ２１の出力信号である内部クロック信号３４は、第２
の分周器２４で更に１／２に分周され帰還クロック信号
３２となる。

【０００４】以上のような回路構成でＰＬＬ回路を構成
し、基準クロック信号４０の２倍の周波数を持つ内部ク
ロック信号３４を発生させるとともに、基準クロック信
号４０と内部クロック信号３４との位相を一致させて、
そのクロックスキューを最小にしている。このようなク
ロック発生回路の実現例は、I.A.Young et al.,"A PLL
Clock Generator with 5 to 110MHz Lock Range for Mi
croprocessors",ISSCCDigest of Technical Papers,pp.
50-51,Feb.1992 に述べられている。

【０００５】

【発明が解決しようとする課題】上記のような従来の構
成では、内部クロック信号３４のクロッキングを特定の
位相から開始したり、そのクロッキングを特定の位相で
一時停止したりすることができないという問題があっ
た。

【０００６】例えば、ＰＬＬ回路への基準クロック信号
４０の供給を開始したとき、内部クロック信号３４が基
準クロック信号４０に同期するまでの時間（＝ロックイ
ンタイム）が必要であるが、その間、基準クロック信号
４０と同期がとれていない内部クロック信号３４が集積
回路内部の各々の負荷回路に供給されてしまう。

【０００７】また、負荷回路への内部クロック信号３４
の供給を一時停止しようとしてＰＬＬ回路への基準クロ
ック信号４０の供給を停止すると、位相差検出回路１０
の正常動作が不可能となり、ＰＬＬ回路全体が位相同期
（＝ロック）の状態を失ってしまう。このため、基準ク
ロック信号４０と同期がとれていない内部クロック信号
３４が一時的に負荷回路に供給されてしまう。引き続い
てクロッキングを再開しようとすると、再度ロックイン
タイムが必要となり、その間、基準クロック信号４０と
同期がとれていない内部クロック信号３４が負荷回路に
供給されてしまう。また、基準クロック信号４０の供給
を停止した直後のサイクルから負荷回路への内部クロッ
ク信号３４の供給を直ちに再開することは不可能であ
る。

【０００８】内部クロック信号３４を特定の位相で一時
停止したり、特定の位相からそのクロッキングを再開し
たりすることは、集積回路を用いたシステムのハードウ
ェアやソフトウェアのデバッグ時におけるステップ実行
や動作の一時停止／再開に必要な技術であるとともに、
システムや集積回路自身の消費電力管理時のクロック信
号制御にも必要な技術でもある。ところが、前述のロッ
クインタイムの存在により、実際にクロッキングが開始
／再開されるタイミングを集積回路外部から知ることが
できないため、システム外部から印加するシステムリセ
ット信号の印加／解除タイミングを一意的に定めること
が困難であった。

【０００９】本発明の目的は、内部クロック信号の特定
の位相からのクロッキング開始、特定の位相でのクロッ
キング一時停止、特定の位相からのクロッキング再開の
各機能を備えたクロック発生回路を実現することにあ
る。本発明の他の目的は、アサートした内部リセット信
号を内部クロック信号のクロッキングに応じた適切なタ
イミングで自動的に解除する機能を実現することにあ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＰＬＬ回路で生成される原始クロック信
号を内部クロック信号として伝搬させるタイミングを制
御するための手段を設けた構成を採用したものである。
また、内部クロック信号の供給開始後に内部リセット信
号のアサートを自動解除するための手段を更に設けるこ
ととした。

【００１１】具体的に説明すると、請求項１の発明は、
図１及び図８に示すように、基準クロック信号４０に同
期した内部クロック信号３４を負荷回路へ供給するため
のクロック発生回路において、原始クロック信号３０を
生成しかつ該生成された原始クロック信号３０が基準ク
ロック信号４０に同期するように原始クロック信号３０
の位相を調整するためのクロック信号生成手段１と、該
クロック信号生成手段１から出力される原始クロック信
号３０が基準クロック信号４０に同期するまでの間は原
始クロック信号３０を負荷回路に内部クロック信号３４
として供給しないように原始クロック信号３０の伝搬を
制御するためのクロック信号伝搬制御手段２，３〜５
（２ａ，２ｂ，３〜５）とを備えた構成を採用したもの
である。

【００１２】請求項２の発明では、請求項１の発明に係
るクロック発生回路において、前記クロック信号生成手
段は、基準クロック信号４０に対して帰還クロック信号
３２の位相が進んでいる場合には位相進み信号を、遅れ
ている場合には位相遅れ信号を各々出力するための位相
差検出回路１０と、該位相差検出回路１０から出力され
る位相進み信号及び位相遅れ信号に応じて出力信号の電
圧を調整するためのチャージポンプ回路１２と、該チャ
ージポンプ回路１２の出力信号のうちの低周波数成分を
通過させることにより制御電圧を出力するためのループ
フィルタ回路１４と、該ループフィルタ回路１４から出
力される制御電圧に応じた周波数の原始クロック信号３
０を生成するための電圧制御発振器１６と、該電圧制御
発振器１６により生成された原始クロック信号３０を分
周した周波数を持つ信号を前記位相差検出回路１０に帰
還クロック信号３２として供給するための分周器２４と
を有するＰＬＬ回路１を備え、該ＰＬＬ回路１により基
準クロック信号４０の整数倍の周波数を持つ原始クロッ
ク信号３０を生成することとした。

【００１３】請求項３の発明では、請求項２の発明に係
るクロック発生回路において、前記クロック信号伝搬制
御手段は、負荷回路への内部クロック信号３４の供給を
制御するようにＰＬＬ回路１と負荷回路との間に介在し
たクロックバッファ回路５と、ＰＬＬ回路１から出力さ
れる原始クロック信号３０が基準クロック信号４０に同
期するまでの間はクロックバッファ回路５が内部クロッ
ク信号３４を負荷回路に供給しないようにかつ原始クロ
ック信号３０が基準クロック信号４０に同期したときに
はクロックバッファ回路５が基準クロック信号４０に同
期して負荷回路への内部クロック信号３４の供給を開始
するようにクロックバッファ回路５を制御するためのク
ロック信号供給開始制御手段２，３（２ａ，２ｂ，３）
とを備えることとした。

【００１４】請求項４の発明では、請求項３の発明に係
るクロック発生回路において、前記クロック信号伝搬制
御手段は、クロック停止要求信号４２がアサートされた
ときにはクロックバッファ回路５が基準クロック信号４
０に同期して負荷回路への内部クロック信号３４の供給
を停止するようにクロックバッファ回路５を制御するた
めのクロック信号供給停止制御手段４を更に備えること
とした。

【００１５】請求項５の発明では、請求項３の発明に係
るクロック発生回路において、前記ＰＬＬ回路１は、帰
還クロック信号３２と原始クロック信号３０との位相差
がクロックバッファ回路５内の遅延に基づく原始クロッ
ク信号３０と内部クロック信号３４との位相差と等しく
なるように電圧制御発振器１６により生成された原始ク
ロック信号３０を遅延させるための遅延回路２２を更に
備えることとした。

【００１６】請求項６の発明では、図５及び図１０に示
すように、請求項２の発明に係るクロック発生回路にお
いて、前記ＰＬＬ回路１は、電圧制御発振器１６の出力
に基づいて信号線を駆動することにより原始クロック信
号３０を出力するためのクロックドライバ２１を更に備
え、かつ前記クロック信号伝搬制御手段は、複数の負荷
回路の各々への内部クロック信号３４の供給を制御する
ようにクロックドライバ２１と複数の負荷回路との間に
おいて各負荷回路の近傍に配されかつ各々クロックドラ
イバ２１から前記信号線を介して原始クロック信号３０
の供給を受ける複数のクロックバッファ回路５と、クロ
ックドライバ２１から出力される原始クロック信号３０
が基準クロック信号４０に同期するまでの間は複数のク
ロックバッファ回路５の各々が内部クロック信号３４を
各負荷回路に供給しないようにかつ原始クロック信号３
０が基準クロック信号４０に同期したときには複数のク
ロックバッファ回路５の各々が基準クロック信号４０に
同期して各負荷回路への内部クロック信号３４の供給を
開始するように複数のクロックバッファ回路５を制御す
るためのクロック信号供給開始制御手段２，３（２ａ，
２ｂ，３）とを備えた構成を採用することとした。

【００１７】請求項７の発明では、図６及び図１１に示
すように、請求項１の発明に係るクロック発生回路にお
いて、負荷回路への内部クロック信号３４の供給が開始
された後に該負荷回路への内部リセット信号８０のアサ
ートを解除するためのリセット制御手段６，５５を更に
備えることとした。

【００１８】請求項８の発明では、請求項７の発明に係
るクロック発生回路において、前記リセット制御手段
は、クロック信号伝搬制御手段２，３〜５（２ａ，２
ｂ，３〜５）から出力される内部クロック信号３４のパ
ルスを所定の数だけ計数した時に負荷回路への内部リセ
ット信号８０のアサートを解除するように計数完了信号
６１を出力するためのカウンタ回路５１を備えることと
した。

【００１９】請求項９の発明では、請求項７の発明に係
るクロック発生回路において、リセット制御手段を構成
するカウンタ回路５１が前記クロック信号生成手段１に
入力される基準クロック信号４０のパルスを計数するこ
ととした。

【００２０】請求項１０の発明は、図１に示すように、
基準クロック信号４０に同期した内部クロック信号３４
を負荷回路へ供給するためのクロック発生回路におい
て、原始クロック信号３０を生成しかつ該生成された原
始クロック信号３０が基準クロック信号４０に同期する
ように原始クロック信号３０の位相を調整するためのク
ロック信号生成手段１と、該クロック信号生成手段１か
ら出力される原始クロック信号３０が基準クロック信号
４０に同期するのに十分な所定の時間を計測するための
時間計測手段２と、該時間計測手段２において所定の時
間の計測が完了しない間はクロック信号生成手段１から
出力される原始クロック信号３０を負荷回路に内部クロ
ック信号３４として供給しないように原始クロック信号
３０の伝送を制御するためのクロック信号伝送制御手段
３〜５とを備えた構成を採用したものである。

【００２１】請求項１１の発明では、請求項１０の発明
に係るクロック発生回路において、前記クロック信号生
成手段は、基準クロック信号４０に対して帰還クロック
信号３２の位相が進んでいる場合には位相進み信号を、
遅れている場合には位相遅れ信号を各々出力するための
位相差検出回路１０と、該位相差検出回路１０から出力
される位相進み信号及び位相遅れ信号に応じて出力信号
の電圧を調整するためのチャージポンプ回路１２と、該
チャージポンプ回路１２の出力信号のうちの低周波数成
分を通過させることにより制御電圧を出力するためのル
ープフィルタ回路１４と、該ループフィルタ回路１４か
ら出力される制御電圧に応じた周波数の原始クロック信
号３０を生成するための電圧制御発振器１６と、該電圧
制御発振器１６により生成された原始クロック信号３０
を分周した周波数を持つ信号を前記位相差検出回路１０
に帰還クロック信号３２として供給するための分周器２
４とを有するＰＬＬ回路１を備え、該ＰＬＬ回路１によ
り基準クロック信号４０の整数倍の周波数を持つ原始ク
ロック信号３０を生成することとした。

【００２２】請求項１２の発明では、請求項１１の発明
に係るクロック発生回路において、前記時間計測手段２
は、ＰＬＬ回路１に入力される基準クロック信号４０の
パルスを所定の数だけ計数した時にクロック信号伝送制
御手段３〜５に負荷回路への内部クロック信号３４の供
給を開始させるように計数完了信号６０を出力するため
の計数手段５０，５２を備えることとした。

【００２３】請求項１３の発明では、請求項１２の発明
に係るクロック発生回路において、前記計数手段は、基
準クロック信号４０を一方の入力として受け取る論理積
回路５２と、該論理積回路５２の出力信号のパルスを所
定の数だけ計数した時にクロック信号伝送制御手段３〜
５に負荷回路への内部クロック信号３４の供給を開始さ
せるように計数完了信号６０を出力するためのカウンタ
回路５０とを備え、かつカウンタ回路５０から出力され
た計数完了信号６０は、該出力された計数完了信号６０
が保持されるように論理積回路５２の他方の入力として
帰還されるものとした。

【００２４】請求項１４の発明では、請求項１３の発明
に係るクロック発生回路において、前記クロック信号伝
送制御手段は、負荷回路への内部クロック信号３４の供
給を制御するようにＰＬＬ回路１と負荷回路との間に介
在したクロックバッファ回路５と、カウンタ回路５０か
ら計数完了信号６０が出力されない間はクロックバッフ
ァ回路５が内部クロック信号３４を負荷回路に供給しな
いようにかつ計数完了信号６０が出力されたときにはク
ロックバッファ回路５が基準クロック信号４０に同期し
て負荷回路への内部クロック信号３４の供給を開始する
ようにクロックバッファ回路５を制御するためのスター
ト制御回路３と、クロック停止要求信号４２がアサート
されたときにはクロックバッファ回路５が基準クロック
信号４０に同期して負荷回路への内部クロック信号３４
の供給を停止するようにクロックバッファ回路５を制御
しかつクロック停止要求信号４２のアサートが解除され
たときにはクロックバッファ回路５がカウンタ回路５０
からの保持された計数完了信号６０を用いかつ基準クロ
ック信号４０に同期して負荷回路への内部クロック信号
３４の供給を直ちに再開するようにクロックバッファ回
路５を制御するためのストップ制御回路４とを備えるこ
ととした。

【００２５】請求項１５の発明は、図８に示すように、
基準クロック信号４０に同期した内部クロック信号３４
を負荷回路へ供給するためのクロック発生回路におい
て、原始クロック信号３０を生成しかつ該生成された原
始クロック信号３０が基準クロック信号４０に同期する
ように原始クロック信号３０の位相を調整するためのク
ロック信号生成手段１と、該クロック信号生成手段１か
ら出力される原始クロック信号３０が該クロック信号生
成手段１に入力される基準クロック信号４０に同期した
ことを検出するための同期検出手段２ａ，２ｂと、該同
期検出手段２ａ，２ｂにおいて同期が検出されない間は
クロック信号生成手段１から出力される原始クロック信
号３０を負荷回路に内部クロック信号３４として供給し
ないように原始クロック信号３０の伝送を制御するため
のクロック信号伝送制御手段３〜５とを備えた構成を採
用したものである。

【００２６】請求項１６の発明では、請求項１５の発明
に係るクロック発生回路において、前記クロック信号生
成手段は、基準クロック信号４０に対して帰還クロック
信号３２の位相が進んでいる場合には位相進み信号を、
遅れている場合には位相遅れ信号を各々出力するための
第１の位相差検出回路１０と、該第１の位相差検出回路
１０から出力される位相進み信号及び位相遅れ信号に応
じて出力信号の電圧を調整するためのチャージポンプ回
路１２と、該チャージポンプ回路１２の出力信号のうち
の低周波数成分を通過させることにより制御電圧を出力
するためのループフィルタ回路１４と、該ループフィル
タ回路１４から出力される制御電圧に応じた周波数の原
始クロック信号３０を生成するための電圧制御発振器１
６と、該電圧制御発振器１６により生成された原始クロ
ック信号３０を分周した周波数を持つ信号を第１の位相
差検出回路１０に帰還クロック信号３２として供給する
ための分周器２４とを有するＰＬＬ回路１を備え、該Ｐ
ＬＬ回路１により基準クロック信号４０の整数倍の周波
数を持つ原始クロック信号３０を生成することとした。

【００２７】請求項１７の発明では、請求項１６の発明
に係るクロック発生回路において、前記同期検出手段
は、ＰＬＬ回路１内の第１の位相差検出回路１０に入力
される基準クロック信号４０と帰還クロック信号３２と
の位相差がなくなったものと判定した時にクロック信号
伝送制御手段３〜５に負荷回路への内部クロック信号３
４の供給を開始させるように同期検出信号９８を出力す
るための位相差検出手段２ａ，２ｂを備えることとし
た。

【００２８】請求項１８の発明では、請求項１７の発明
に係るクロック発生回路において、前記位相差検出手段
は、ＰＬＬ回路１内の第１の位相差検出回路１０に入力
される基準クロック信号４０と帰還クロック信号３２と
の位相を比較しかつ基準クロック信号４０に対して帰還
クロック信号３２の位相が進んでいる場合には位相進み
信号９０を、遅れている場合には位相遅れ信号９１を各
々位相差検出信号として出力するための第２の位相差検
出回路１１と、該第２の位相差検出回路１１が位相差検
出信号９０，９１を出力しない状態が基準クロック信号
４０の複数パルスの期間にわたって継続したときに同期
検出信号９８を出力しかつ該出力した同期検出信号９８
を保持するための同期確認手段２ｂとを備え、かつ第２
の位相差検出回路１１は第１の位相差検出回路１０より
も位相差検出精度が低く設定されることとした。

【００２９】請求項１９の発明では、請求項１８の発明
に係るクロック発生回路において、前記クロック信号伝
送制御手段は、負荷回路への内部クロック信号３４の供
給を制御するようにＰＬＬ回路１と負荷回路との間に介
在したクロックバッファ回路５と、位相差検出手段２
ａ，２ｂから同期検出信号９８が出力されない間はクロ
ックバッファ回路５が内部クロック信号３４を負荷回路
に供給しないようにかつ同期検出信号９８が出力された
ときにはクロックバッファ回路５が基準クロック信号４
０に同期して負荷回路への内部クロック信号３４の供給
を開始するようにクロックバッファ回路５を制御するた
めのスタート制御回路３と、クロック停止要求信号４２
がアサートされたときにはクロックバッファ回路５が基
準クロック信号４０に同期して負荷回路への内部クロッ
ク信号３４の供給を停止するようにクロックバッファ回
路５を制御しかつクロック停止要求信号４２のアサート
が解除されたときにはクロックバッファ回路５が同期確
認手段２ｂからの保持された同期検出信号９８を用いか
つ基準クロック信号４０に同期して負荷回路への内部ク
ロック信号３４の供給を直ちに再開するようにクロック
バッファ回路５を制御するためのストップ制御回路４と
を備えることとした。

【００３０】

【作用】請求項１の発明によれば、クロック信号生成手
段１から出力される原始クロック信号３０が基準クロッ
ク信号４０に同期するまでの間はクロック信号伝搬制御
手段２，３〜５（２ａ，２ｂ，３〜５）により原始クロ
ック信号３０の伝搬が阻止される結果、基準クロック信
号４０と同期がとれていない内部クロック信号３４が負
荷回路に供給されることはない。

【００３１】請求項２の発明によれば、クロック信号生
成手段１がＰＬＬ回路により構成される。

【００３２】請求項３の発明によれば、原始クロック信
号３０が基準クロック信号４０に同期したときには、Ｐ
ＬＬ回路１と負荷回路との間に介在したクロックバッフ
ァ回路５は、基準クロック信号４０に同期して負荷回路
への内部クロック信号３４の供給を開始するように制御
される。これにより、内部クロック信号３４の特定の位
相からのクロッキング開始及び再開を実現できる。

【００３３】請求項４の発明によれば、クロック停止要
求信号４２がアサートされたときには、クロックバッフ
ァ回路５は、基準クロック信号４０に同期して負荷回路
への内部クロック信号３４の供給を停止するように制御
される。これにより、内部クロック信号３４の特定の位
相でのクロッキング一時停止を実現できる。

【００３４】請求項５の発明によれば、ＰＬＬ回路１内
に遅延回路２２を設けたことにより、基準クロック信号
４０に対する内部クロック信号３４のクロックスキュー
が解消される。

【００３５】請求項６の発明によれば、ＰＬＬ回路１内
にクロックドライバ２１を設けたことにより、基準クロ
ック信号４０に対する原始クロック信号３０の遅延は帰
還のための分周器２４の遅延のみに限られる。しかも、
各負荷回路側に設けられたクロックバッファ回路５にお
いて原始クロック信号３０の伝搬が制御される。つま
り、ＰＬＬ回路１内に特別な遅延回路を設けなくとも、
基準クロック信号４０に対する内部クロック信号３４の
クロックスキューが低減される。

【００３６】請求項７の発明によれば、負荷回路への内
部クロック信号３４の供給が開始された後に、該負荷回
路への内部リセット信号８０のアサートが自動的に解除
される。このような自動化により、内部クロック信号３
４のクロッキングが実際に開始／再開されるタイミング
を外部から知ることができなくとも構わない。これは、
内部クロック信号３４が正しく供給された状態でのみ内
部リセット信号８０を正しく受け付ける負荷回路にとっ
て好都合である。

【００３７】請求項８の発明によれば、内部リセット信
号８０のアサート解除のタイミングが内部クロック信号
３４のパルス計数により決定されるので、内部クロック
信号３４の供給開始後の内部リセット信号８０のアサー
ト解除が保証される。

【００３８】請求項９の発明によれば、内部リセット信
号８０のアサート解除のタイミングは、例えば回路シミ
ュレーションにより求められるＰＬＬ回路１のロックイ
ンタイムを考慮して、基準クロック信号４０のパルス計
数により決定される。

【００３９】請求項１０の発明によれば、クロック信号
生成手段１から出力される原始クロック信号３０が基準
クロック信号４０に同期するのに十分な所定の時間の計
測を時間計測手段２が完了しない間はクロック信号伝送
制御手段３〜５により原始クロック信号３０の伝送が阻
止される結果、基準クロック信号４０と同期がとれてい
ない内部クロック信号３４が負荷回路に供給されること
はない。

【００４０】請求項１１の発明によれば、クロック信号
生成手段１がＰＬＬ回路で構成される。

【００４１】請求項１２の発明によれば、ＰＬＬ回路１
に入力される基準クロック信号４０のパルスを所定の数
だけ計数した時に負荷回路への内部クロック信号３４の
供給が開始する。

【００４２】請求項１３の発明によれば、カウンタ回路
５０は、論理積回路５２を通じて供給された基準クロッ
ク信号４０のパルスを計数する。その計数値がＰＬＬ回
路１のロックインタイムを考慮して設定される設定値に
達した時点でカウンタ回路５０から計数完了信号６０が
出力される。このようにして計数完了信号６０が一旦出
力されると、該出力は論理積回路５２への帰還により自
己保持される。

【００４３】請求項１４の発明によれば、原始クロック
信号３０が基準クロック信号４０に同期したときには、
ＰＬＬ回路１と負荷回路との間に介在したクロックバッ
ファ回路５は、基準クロック信号４０に同期して負荷回
路への内部クロック信号３４の供給を開始するように制
御される。これにより、内部クロック信号３４の特定の
位相からのクロッキング開始を実現できる。また、クロ
ック停止要求信号４２がアサートされたときには、クロ
ックバッファ回路５は、基準クロック信号４０に同期し
て負荷回路への内部クロック信号３４の供給を停止する
ように制御される。これにより、内部クロック信号３４
の特定の位相でのクロッキング一時停止を実現できる。
更に、クロック停止要求信号４２のアサートが解除され
たときには、クロックバッファ回路５は、保持された計
数完了信号６０を用いることにより、負荷回路への内部
クロック信号３４の供給を直ちに再開するように制御さ
れる。しかも、該内部クロック信号３４の供給再開は、
基準クロック信号４０に同期して行なわれる。これによ
り、内部クロック信号３４の特定の位相からのスピーデ
ィなクロッキングの再開を実現できる。

【００４４】請求項１５の発明によれば、クロック信号
生成手段１から出力される原始クロック信号３０が実際
に基準クロック信号４０に同期したことが同期検出手段
２ａ，２ｂにおいて検出されない間はクロック信号伝送
制御手段３〜５により原始クロック信号３０の伝送が阻
止される結果、基準クロック信号４０と同期がとれてい
ない内部クロック信号３４が負荷回路に供給されること
はない。

【００４５】請求項１６の発明によれば、クロック信号
生成手段１がＰＬＬ回路で構成される。

【００４６】請求項１７の発明によれば、ＰＬＬ回路１
内の第１の位相差検出回路１０に入力される基準クロッ
ク信号４０と帰還クロック信号３２との位相差がなくな
ったものと判定された時に負荷回路への内部クロック信
号３４の供給が開始する。

【００４７】請求項１８の発明によれば、原始クロック
信号３０の伝送制御のための第２の位相差検出回路１１
は、ＰＬＬ回路１内の第１の位相差検出回路１０より低
い精度で基準クロック信号４０と帰還クロック信号３２
との位相差を検出する。つまり、第２の位相差検出回路
１１は、原始クロック信号３０の若干の位相ジッタを許
容しながら、基準クロック信号４０に対して帰還クロッ
ク信号３２の位相が進んでいる場合には位相進み信号９
０を、遅れている場合には位相遅れ信号９１を各々位相
差検出信号として出力する。これにより、同期検出の収
束性が高められる。そして、第２の位相差検出回路１１
が位相差検出信号９０，９１を出力しない状態が基準ク
ロック信号４０の複数パルスの期間にわたって継続した
ことを同期確認手段２ｂが確認したときに、原始クロッ
ク信号３０が基準クロック信号４０に同期したものと判
定され、同期検出信号９８が出力される。このようにし
て出力された同期検出信号９８は、同期確認手段２ｂに
より保持される。

【００４８】請求項１９の発明によれば、原始クロック
信号３０が基準クロック信号４０に同期したものと判定
されたときには、ＰＬＬ回路１と負荷回路との間に介在
したクロックバッファ回路５は、基準クロック信号４０
に同期して負荷回路への内部クロック信号３４の供給を
開始するように制御される。これにより、内部クロック
信号３４の特定の位相からのクロッキング開始を実現で
きる。また、クロック停止要求信号４２がアサートされ
たときには、クロックバッファ回路５は、基準クロック
信号４０に同期して負荷回路への内部クロック信号３４
の供給を停止するように制御される。これにより、内部
クロック信号３４の特定の位相でのクロッキング一時停
止を実現できる。更に、クロック停止要求信号４２のア
サートが解除されたときには、クロックバッファ回路５
は、保持された同期検出信号９８を用いることにより、
負荷回路への内部クロック信号３４の供給を直ちに再開
するように制御される。しかも、該内部クロック信号３
４の供給再開は、基準クロック信号４０に同期して行な
われる。これにより、内部クロック信号３４の特定の位
相からのスピーディなクロッキングの再開を実現でき
る。

【００４９】

【実施例】以下、本発明の実施例に係るクロック発生回
路について図面を参照しながら説明する。各実施例で
は、集積回路の内部クロック信号が基準となる外部クロ
ック信号の２倍の周波数を持つ場合を考える。なお、内
部クロック信号の周波数が外部クロック信号の２倍に限
定される必要はなく、必要に応じて任意に設定してもよ
いことは言うまでもない。

【００５０】（実施例１）図１は、本発明の第１の実施
例に係るクロック発生回路の構成を示すものである。図
１によれば、本実施例のクロック発生回路は、ＰＬＬ回
路１と、タイマ回路２と、スタート制御回路３と、スト
ップ制御回路４と、クロックバッファ回路５とから構成
される。このうちＰＬＬ回路１は、位相差検出回路１０
と、チャージポンプ回路１２と、ループフィルタ回路１
４と、電圧制御発振器１６と、第１の分周器１８と、遅
延回路２２と、第２の分周器２４とで構成された閉ルー
プ回路である。タイマ回路２は、カウンタ回路５０と、
第１の論理積回路５２とを備えている。スタート及びス
トップ制御回路３，４は、第２の論理積回路５４と、第
１及び第２のフリップフロップ５６，５８とから構成さ
れる。クロックバッファ回路５は、第３の論理積回路２
６と、インバータ回路２８とを備えている。

【００５１】外部から与えられる基準クロック信号４０
と、第２の分周器２４から出力される帰還クロック信号
３２とは、位相差検出回路１０に入力される。位相差検
出回路１０の出力はチャージポンプ回路１２に、チャー
ジポンプ回路１２の出力はループフィルタ回路１４に、
ループフィルタ回路１４の出力は電圧制御発振器１６
に、電圧制御発振器１６の出力は第１の分周器１８に順
次入力される。第１の分周器１８から出力される原始ク
ロック信号３０は、クロックバッファ回路５中の第３の
論理積回路２６にその一方の入力として供給され、かつ
遅延回路２２に入力されるとともに、第１のフリップフ
ロップ５６にクロック入力として与えられる。遅延回路
２２の出力は、帰還クロック信号３２を生成するように
第２の分周器２４に入力される。

【００５２】基準クロック信号４０は、第１の論理積回
路５２にその一方の入力としても供給され、かつ第２の
フリップフロップ５８にクロック入力としても与えられ
る。第１の論理積回路５２の出力は、カウンタ回路５０
に入力される。カウンタ回路５０から出力される計数完
了信号６０は、第２の論理積回路５４にその一方の入力
として供給され、かつ第１の論理積回路５２にその他方
の入力として与えられる。外部から与えられるクロック
停止要求信号４２は、第２のフリップフロップ５８にデ
ータ入力として与えられる。第２のフリップフロップ５
８から出力されるクロック停止制御信号６４は、第２の
論理積回路５４にその他方の入力として供給される。第
２の論理積回路５４の出力は、第１のフリップフロップ
５６にデータ入力として与えられる。

【００５３】第１のフリップフロップ５６から出力され
るクロック伝搬制御信号６２は、第３の論理積回路２６
にその他方の入力として与えられる。第３の論理積回路
２６の出力はインバータ回路２８を介して、内部クロッ
ク信号３４として負荷回路に供給される。また、外部か
ら与えられるリセット信号４４は、位相差検出回路１
０、電圧制御発振器１６、カウンタ回路５０及び第１の
フリップフロップ５６に各々入力される。

【００５４】以上のように構成されたクロック発生回路
について以下その動作を説明する。位相差検出回路１０
は、基準クロック信号４０とその２倍の周波数を持つ原
始クロック信号３０を１／２に分周した帰還クロック信
号３２との位相を比較する。その位相差に応じて発生す
るパルス信号をチャージポンプ回路１２を介してループ
フィルタ回路１４に送る。チャージポンプ回路１２及び
ループフィルタ回路１４は、位相差に応じて発生するパ
ルス信号を電圧値に変換する。電圧制御発振器１６は、
位相差に応じた電圧を制御電圧として、基準クロック信
号４０の４倍の周波数を持つ信号を生成する。この電圧
制御発振器１６の発振出力を第１の分周器１８で分周
し、基準クロック信号４０の２倍の周波数を持つデュー
ティ比５０％の原始クロック信号３０とする。原始クロ
ック信号３０は、遅延回路２２を介して第２の分周器２
４に送られ、更に１／２に分周されて帰還クロック信号
３２となる。ＰＬＬ回路１の動作は以上のとおりであ
る。

【００５５】クロックバッファ回路５は、原始クロック
信号３０をバッファリングした内部クロック信号３４で
負荷回路を駆動する。ただし、この負荷回路の駆動に際
してある大きさの遅延が伴う。つまり、原始クロック信
号３０と内部クロック信号３４との間に位相差が生じ
る。そこで、ＰＬＬ回路１の帰還ループに遅延回路２２
を挿入し、第２の分周器２４における遅延値と合わせて
クロックバッファ回路５における遅延値に一致するよう
に遅延回路２２の遅延値を設定しておく。このようにし
て、基準クロック信号４０の２倍の周波数を持つ内部ク
ロック信号３４を発生させるとともに、基準クロック信
号４０と内部クロック信号３４との位相を一致させてク
ロックスキューを最小にする。

【００５６】カウンタ回路５０は、基準クロック信号４
０のパルスをその立ち下がりに同期して計数し、設定さ
れた回数の計数が完了すると計数完了信号６０を出力す
る。計数する基準クロック信号４０のパルス数の設定
は、ＰＬＬ回路１が基準クロック信号４０にロックイン
するのに必要な数以上にしておく。このパルス数の設定
は、ハードウェア的に固定されたものであっても、ある
制御に基づいてソフトウェア的に設定できるものであっ
てもどちらでもよい。計数完了信号６０は、第１のフリ
ップフロップ５６において原始クロック信号３０の立ち
下がりで同期化された後、クロック伝搬制御信号６２と
してクロックバッファ回路５に印加され、原始クロック
信号３０を負荷回路へ伝搬させるよう制御する。計数完
了信号６０が出力されない間、クロックバッファ回路５
は、原始クロック信号３０を負荷回路に伝搬させないよ
うにクロック伝搬制御信号６２により制御され、ＰＬＬ
回路１が基準クロック信号４０にロックインするまでの
間、位相や周波数の保証されていない原始クロック信号
３０が負荷回路に供給されることを防ぐ。更に、計数完
了信号６０が出力されると、第１の論理積回路５２がカ
ウンタ回路５０への基準クロック信号４０の伝搬を阻止
し、カウンタ回路５０における計数動作を停止させ、不
要な計数動作を行わないように制御する。つまり、計数
完了信号６０は自己保持される。

【００５７】クロック停止要求信号４２は、第２のフリ
ップフロップ５８において基準クロック信号４０の立ち
下がりで同期化されてクロック停止制御信号６４とな
り、クロックバッファ回路５において原始クロック信号
３０の負荷回路への伝搬を阻止するように制御する。こ
のクロック停止要求信号４２は、ＰＬＬ回路１やカウン
タ回路５０の状態に関係なく、原始クロック信号３０の
負荷回路への供給を強制的に阻止する場合に用いられ
る。

【００５８】図２は、本実施例のクロック発生回路にお
いて内部クロック信号３４を生成し始めるときのシーケ
ンスを表した図である。第１サイクルにおいて基準クロ
ック信号４０に同期してリセット信号４４を解除する
と、電圧制御発振器１６が発振を開始するとともに、カ
ウンタ回路５０が基準クロック信号４０の立ち下がりに
同期してそのパルスの計数を開始する。ＰＬＬ回路１
は、基準クロック信号４０と第２の分周器２４から出力
される帰還クロック信号３２との周波数及び位相を一致
させるように働く。一方、リセット信号４４の解除後、
第２サイクルにおいて基準クロック信号４０の立ち上が
りに同期してクロック停止要求信号４２を解除すると、
第２のフリップフロップ５８がクロック停止制御信号６
４を生成する。生成されたクロック停止制御信号６４は
第２の論理積回路５４に入力され、カウンタ回路５０が
生成する計数完了信号６０によってクロック伝搬制御信
号６２が制御されるように制御パスが切り替えられる。
第ｎサイクルにおいて基準クロック信号４０の立ち下が
りに同期して計数完了信号６０が出力されると、同サイ
クルにおいてクロック伝搬制御信号６２が原始クロック
信号３０の立ち下がりに同期して出力され、該クロック
伝搬制御信号６２がクロックバッファ回路５を活性化す
る。これにより、引き続く第ｎ＋１サイクルより内部ク
ロック信号３４を発生して負荷回路を駆動する。

【００５９】カウンタ回路５０において計数される基準
クロック信号４０のパルス数はＰＬＬ回路１がロックイ
ンするのに十分な数に設定されているため、クロックバ
ッファ回路５は、基準クロック信号４０と同期のとれて
いない原始クロック信号３０を負荷回路に伝えることが
ない。つまり、基準クロック信号４０に十分に同期のと
れた原始クロック信号３０が生成された後に、これを内
部クロック信号３４として負荷回路へ供給することがで
きる。

【００６０】図３は、本実施例のクロック発生回路にお
いて内部クロック信号３４を停止するときのシーケンス
を表した図である。第ｎサイクルにおいて基準クロック
信号４０の立ち上がりに同期してクロック停止要求信号
４２をアサートすると、同サイクルにおいてクロック停
止制御信号６４が基準クロック信号４０の立ち下がりに
同期してアサートされる。クロック停止制御信号６４
は、原始クロック信号３０の立ち下がりによって同期化
され、クロック伝搬制御信号６２となってクロックバッ
ファ回路５が内部クロック信号３４を生成して負荷回路
を駆動することを禁止する。これにより、クロック停止
要求信号４２をアサートした次の基準クロックサイクル
から内部クロック信号３４の供給を停止させることがで
きる。

【００６１】図３に示すように引き続く第ｎ＋１サイク
ルにおいて基準クロック信号４０の立ち上がりに同期し
てリセット信号４４をアサートすれば、位相差検出回路
１０、電圧制御発振器１６、カウンタ回路５０及び第１
のフリップフロップ５６がリセットされる。このように
して内部クロック信号３４の供給停止時にＰＬＬ回路１
そのものの動作を停止させれば、消費電力が削減され
る。また、計数完了信号６０が解除される結果、再起動
時のロックインタイムの計測が可能となる。

【００６２】第ｎ＋１サイクルにおいてリセット信号４
４をアサートしない場合には、ＰＬＬ回路１が動作を継
続しかつ計数完了信号６０が保持されるので、スピーデ
ィなクロッキングの再開が可能となる。図４は、本実施
例のクロック発生回路においてリセット信号４４を与え
ずに一時停止させていた内部クロック信号３４の供給を
再開するときのシーケンスを表した図である。第ｎサイ
クルにおいて基準クロック信号４０の立ち上がりに同期
してクロック停止要求信号４２のアサートを解除する
と、同サイクルにおいてクロック停止制御信号６４のア
サートが基準クロック信号４０の立ち下がりに同期して
解除される。アサートが解除されたクロック停止制御信
号６４は原始クロック信号３０の立ち下がりによって同
期化され、クロックバッファ回路５が内部クロック信号
３４を生成して負荷回路を駆動することを許可するよう
にクロック伝搬制御信号６２が出力される。これによ
り、クロック停止要求信号４２のアサートを解除した次
の基準クロックサイクルから内部クロック信号３４の供
給を直ちに再開することができる。

【００６３】以上のように、本実施例によれば、ＰＬＬ
回路１が基準クロック信号４０にロックインするのに必
要なパルス数をカウンタ回路５０で計数することによっ
てクロック伝搬制御信号６２を生成し、ＰＬＬ回路１が
基準クロック信号４０にロックインするまでの間負荷回
路への原始クロック信号３０の伝搬をクロックバッファ
回路５で阻止することによって、内部クロック信号３４
の特定の位相からのクロッキング開始の機能を実現する
ことができる。また、クロック停止要求信号４２に基づ
いてクロックバッファ回路５を制御することによって、
特定の位相でのクロッキング一時停止、特定の位相から
のクロッキング再開の各機能を実現できる。

【００６４】なお、クロックスキューを解消するために
は、ＰＬＬ回路１中の遅延回路２２の配設を省略して第
２の分周器２４に遅延を持たせてもよい。

【００６５】（実施例２）図５は、本発明の第２の実施
例に係るクロック発生回路の構成を示すものである。図
５によれば、本実施例のクロック発生回路は、ＰＬＬ回
路１と、タイマ回路２と、スタート制御回路３と、スト
ップ制御回路４と、複数のクロックバッファ回路５とか
ら構成される。このうちＰＬＬ回路１は、位相差検出回
路１０と、チャージポンプ回路１２と、ループフィルタ
回路１４と、電圧制御発振器１６と、第１の分周器１８
と、クロックドライバ２１と、第２の分周器２４とで構
成された閉ループ回路である。タイマ回路２、スタート
制御回路３、ストップ制御回路４及び各クロックバッフ
ァ回路５の構成は、第１の実施例の場合と同様である。
ただし、複数のクロックバッファ回路５は、各々集積回
路中の機能ブロックを構成する複数の負荷回路の近傍に
それぞれ配される。

【００６６】ＰＬＬ回路１において、原始クロック信号
３０は、第１の分周器１８の出力に基づいてクロックド
ライバ２１から出力される。出力された原始クロック信
号３０は、各クロックバッファ回路５及び第２の分周器
２４に入力されるとともに、スタート制御回路３を構成
する第１のフリップフロップ５６にクロック入力として
与えられる。また、第１のフリップフロップ５６から出
力されるクロック伝搬制御信号６２は、各クロックバッ
ファ回路５に入力される。

【００６７】本実施例によれば、ＰＬＬ回路１の出力段
にクロックドライバ２１を設けたことにより、基準クロ
ック信号４０に対する原始クロック信号３０の遅延は第
２の分周器２４中の遅延のみに限られる。しかも、各負
荷回路側に設けられたクロックバッファ回路５において
原始クロック信号３０の伝搬が制御される。つまり、第
１の実施例のようにＰＬＬ回路１内に遅延回路２２を設
けなくとも、基準クロック信号４０に対する内部クロッ
ク信号３４のクロックスキューが従来例（図１２参照）
と同程度に低減される。

【００６８】（実施例３）図６は、本発明の第３の実施
例に係るクロック発生回路の構成を示すものである。図
６によれば、本実施例のクロック発生回路は、第１の実
施例の構成に第２のタイマ回路６と信号選択回路５５と
を備えたリセット制御手段を付加したものである。第２
のタイマ回路６は、第１のタイマ回路２と同様の構成で
あって、第２のカウンタ回路５１と、第４の論理積回路
５３とを備えている。

【００６９】クロックバッファ回路５から出力される内
部クロック信号３４は、第４の論理積回路５３にその一
方の入力として供給される。第４の論理積回路５３の出
力は、第２のカウンタ回路５１に入力される。第２のカ
ウンタ回路５１から出力される第２の計数完了信号６１
は、信号選択回路５５に第１の被選択入力信号として供
給されるとともに、第４の論理積回路５３にその他方の
入力として与えられる。信号選択回路５５には更に、シ
ステムリセット信号７２が第２の被選択入力信号とし
て、オートリセット制御信号７０が選択制御信号として
各々供給される。信号選択回路５５から出力される内部
リセット信号８０は、内部クロック信号３４とともに負
荷回路に供給される。また、外部から与えられるリセッ
ト信号４４は、位相差検出回路１０、電圧制御発振器１
６、第１のカウンタ回路５０及び第１のフリップフロッ
プ５６だけでなく、第２のカウンタ回路５１のリセット
にも利用される。

【００７０】信号選択回路５５は、オートリセット制御
信号７０に応じてリセットのモードを切り替える。つま
り、オートリセット制御信号７０を「Ｈ」レベルに設定
すればオートリセットモードが選択され、「Ｌ」レベル
に設定すれば非オートリセットモードが選択される。こ
れらのリセットモードは、ターゲットとなる機能ブロッ
クとしての負荷回路をリセットするための内部リセット
信号８０の印加方法に関するモードである。

【００７１】オートリセットモードは、内部クロック信
号３４を生成し始めるときに、第２のカウンタ回路５１
に設定されたサイクル数の間だけ内部リセット信号８０
をアサートし続けた後に、該内部リセット信号８０のア
サートを自動的に解除するモードである。この際、第２
のカウンタ回路５１は、内部クロック信号３４のパルス
をその立ち上がりに同期して計数し、設定された回数の
計数が完了すると第２の計数完了信号６１を出力する。
計数する内部クロック信号３４のパルス数の設定は、負
荷回路をリセットするのに必要な数に設定しておく。こ
のパルス数の設定は、ハードウェア的に固定されたもの
であっても、ある制御に基づいてソフトウェア的に設定
できるものであってもどちらでもよい。第２の計数完了
信号６１は、信号選択回路５５に入力されて負荷回路へ
の内部リセット信号８０の印加を制御する。更に、第２
の計数完了信号６１が出力されると、第４の論理積回路
５３が第２のカウンタ回路５１への内部クロック信号３
４の伝搬を阻止し、第２のカウンタ回路５１における計
数動作を停止させ、不要な計数動作を行わないように制
御する。これに対して、非オートリセットモードは、第
２のカウンタ回路５１の内部状態にかかわらず、システ
ムリセット信号７２を内部リセット信号８０に直結する
モードである。

【００７２】オートリセットモードの動作をタイミング
チャートで表すと図７のようになる。第１サイクルにお
いて、基準クロック信号４０に同期してリセット信号４
４を解除すると、電圧制御発振器１６が発振を開始す
る。ＰＬＬ回路１は、基準クロック信号４０と第２の分
周器２４から出力される帰還クロック信号３２との周波
数及び位相を一致させるように働く。以降、第１の実施
例の説明にもあるように、第ｎ＋１サイクル目から内部
クロック信号３４の供給が開始し、負荷回路が駆動され
る。第２のカウンタ回路５１は、リセット信号４４が解
除されていれば、内部クロック信号３４の立ち上がりに
同期してそのパルスを計数し、設定された数の計数が終
了すると、第２の計数完了信号６１を出力する。「Ｈ」
レベルのオートリセット制御信号７０が与えられている
オートリセットモードでは、信号選択回路５５によっ
て、第２の計数完了信号６１が出力されるまで内部リセ
ット信号８０がアサートされ続ける。そして、第２の計
数完了信号６１が出力された時点で内部リセット信号８
０のアサートが解除される。なお、内部クロック信号３
４の一時停止／再開のシーケンスでは、内部クロック信
号３４の供給再開時に内部リセット信号８０が出力され
ないようにオートリセット制御信号７０を「Ｌ」レベル
に設定しておく。

【００７３】以上のように、本実施例によれば、内部リ
セット信号８０が印加されるべきサイクル数を第２のカ
ウンタ回路５１で計数し、内部クロック信号３４のクロ
ッキング開始から所定の期間内部リセット信号８０を与
え続け、その後これを自動的に解除することによって、
内部クロック信号３４のクロッキング開始タイミングを
意識することなく内部リセット信号８０を与えることが
できる。また、内部リセット信号８０を印加する時間
は、第２のカウンタ回路５１に設定する値を変更するこ
とで容易に制御可能となる。

【００７４】なお、内部クロック信号３４に代えて基準
クロック信号４０のパルスを第２のカウンタ回路５１で
計数するようにしてもよい。ただし、内部クロック信号
３４の供給開始後に内部リセット信号８０のアサートが
解除されるように、第２のカウンタ回路５１の設定値
を、第１のカウンタ回路５０の設定値よりも大きくして
おく。

【００７５】（実施例４）図８は、本発明の第４の実施
例に係るクロック発生回路の構成を示すものである。図
８によれば、本実施例のクロック発生回路は、ＰＬＬ回
路１と、同期検出回路２ａと、シフトレジスタ２ｂと、
スタート制御回路３と、ストップ制御回路４と、クロッ
クバッファ回路５とから構成される。このうち、ＰＬＬ
回路１、スタート制御回路３、ストップ制御回路４及び
クロックバッファ回路５の構成は、第１の実施例の場合
と同様である。ただし、図１中の２入力の論理積回路５
４は４入力の論理積回路５４ａに置き換えられている。
同期検出回路２ａは、第２の位相差検出回路１１と、第
３及び第４のフリップフロップ５７ａ，５７ｂと、排他
的論理和（ＥＸ−ＮＯＲ）回路８２とを備えている。シ
フトレジスタ２ｂは、第５〜第７のフリップフロップ５
９ａ，５９ｂ，５９ｃで構成されている。

【００７６】外部から与えられる基準クロック信号４０
と、ＰＬＬ回路１中の第２の分周器２４から出力される
帰還クロック信号３２とは、第１の位相差検出回路１０
だけでなく第２の位相差検出回路１１にも入力される。
第２の位相差検出回路１１から出力される位相進み信号
９０と位相遅れ信号９１とは、それぞれ第３及び第４の
フリップフロップ５７ａ，５７ｂにデータ入力として供
給される。第３のフリップフロップ５７ａから出力され
る進みラッチ信号９２と、第４のフリップフロップ５７
ｂから出力される遅れラッチ信号９３とは、排他的論理
和回路８２に入力される。排他的論理和回路８２から出
力されるＥＸ−ＮＯＲ信号９４は、シフトレジスタ２ｂ
の１段目を構成する第５のフリップフロップ５９ａにデ
ータ入力として与えられる。第５のフリップフロップ５
９ａから出力される第１段信号９５は、第６のフリップ
フロップ５９ｂにデータ入力として与えられる。更に、
第６のフリップフロップ５９ｂから出力される第２段信
号９６は、第７のフリップフロップ５９ｃにデータ入力
として与えられる。第７のフリップフロップ５９ｃから
出力される第３段信号９７は、クロック停止制御信号６
４並びに第１段及び第２段信号９５，９６とともに４入
力論理積回路５４ａに入力される。４入力論理積回路５
４ａから出力される同期検出信号９８は、第１のフリッ
プフロップ５６にデータ入力として与えられる。

【００７７】更に、基準クロック信号４０は、第３及び
第５〜第７のフリップフロップ５７ａ，５９ａ，５９
ｂ，５９ｃにクロック入力としても与えられる。帰還ク
ロック信号３２は、第４のフリップフロップ５７ｂにク
ロック入力としても与えられる。また、外部から与えら
れるリセット信号４４は、第１の位相差検出回路１０、
電圧制御発振器１６及び第１のフリップフロップ５６だ
けでなく、第２の位相差検出回路１１及び第５〜第７の
フリップフロップ５９ａ，５９ｂ，５９ｃのリセットに
も利用される。

【００７８】以上のように構成されたクロック発生回路
について以下その動作を説明する。第１の位相差検出回
路１０は、基準クロック信号４０と帰還クロック信号３
２との位相を比較する。これと並行して、第２の位相差
検出回路１１も、同じく基準クロック信号４０と帰還ク
ロック信号３２との位相を比較する。第２の位相差検出
回路１１は、基準クロック信号４０の立ち上がりに対す
る帰還クロック信号３２の立ち上がりのタイミングを調
べ、位相進み信号９０及び位相遅れ信号９１を各々位相
差検出信号として出力する。基準クロック信号４０に対
して帰還クロック信号３２の位相が進んでいれば、帰還
クロック信号３２の立ち上がりに同期してパルス状の位
相進み信号９０が出力される。逆に、基準クロック信号
４０に対して帰還クロック信号３２の位相が遅れていれ
ば、基準クロック信号４０の立ち上がりに同期してパル
ス状の位相遅れ信号９１が出力される。位相進み信号９
０は、第３のフリップフロップ５７ａにおいて基準クロ
ック信号４０のタイミングでラッチされて進みラッチ信
号９２となる。一方、位相遅れ信号９１は、第４のフリ
ップフロップ５７ｂにおいて帰還クロック信号３２のタ
イミングでラッチされて遅れラッチ信号９３となる。進
みラッチ信号９２及び遅れラッチ信号９３は、排他的論
理和回路８２によって位相進み信号９０及び位相遅れ信
号９１がいずれも出力されない期間を表すＥＸ−ＮＯＲ
信号９４となる。

【００７９】排他的論理和回路８２から出力されるＥＸ
−ＮＯＲ信号９４は、第５〜第７のフリップフロップ５
９ａ，５９ｂ，５９ｃによって基準クロック信号４０の
立ち下がりで同期化及びシフトされる。そして、第５〜
第７のフリップフロップ５９ａ，５９ｂ，５９ｃから出
力される第１段〜第３段信号９５〜９７の全てが位相進
み信号９０及び位相遅れ信号９１のパルスの不存在を表
す状態（「Ｈ」レベル）になり、かつクロック停止制御
信号６４がアサートされていない状態（「Ｌ」レベル）
である場合に限り、４入力論理積回路５４ａにより同期
検出信号９８がアサートされる。この同期検出信号９８
のアサートに応答してクロック伝搬制御信号６２がアサ
ートされると、クロックバッファ回路５が活性化され、
原始クロック信号３０が内部クロック信号３４として負
荷回路に供給される。つまり、基準クロック信号４０の
連続３サイクルにおいて基準クロック信号４０と帰還ク
ロック信号３２との位相差がないと第２の位相差検出回
路１１が判定したときに、ＰＬＬ回路１が基準クロック
信号４０にロックインしたものとみなしてクロック伝搬
制御信号６２をアサートするのである。

【００８０】第２の位相差検出回路１１の位相差検出精
度は、ＰＬＬ回路１中の第１の位相差検出回路１０の位
相差検出精度よりも低く設定される。これにより、同期
検出の収束性を高めることができる。つまり、ループフ
ィルタ回路１４の精度、電圧制御発振器１６の安定度、
電源電圧変動、外来ノイズ等によってＰＬＬ回路１にお
ける位相同期が完全に行われなくても、第２の位相差検
出回路１１の位相差検出精度内に収まっていれば、原始
クロック信号３０を内部クロック信号３４として負荷回
路に供給することができる。また、第２の位相差検出回
路１１の位相差検出精度を超える範囲で位相ずれが生じ
た場合には、原始クロック信号３０を内部クロック信号
３４として伝搬させることを阻止するように働き、位相
差発生による誤動作等の発生を防ぐことも可能となる。

【００８１】図９は、本実施例のクロック発生回路にお
いて内部クロック信号３４を生成し始めるときのシーケ
ンスを表した図である。第１サイクルにおいて基準クロ
ック信号４０に同期してリセット信号４４を解除する
と、電圧制御発振器１６が発振を開始する。ＰＬＬ回路
１は、基準クロック信号４０と第２の分周器２４から出
力される帰還クロック信号３２との周波数及び位相を一
致させるように働く。図９では、第２サイクルにおいて
帰還クロック信号３２の位相遅れが検出され、第３及び
第４サイクルにおいて帰還クロック信号３２の位相進み
が検出され、第５サイクルにおいて帰還クロック信号３
２の位相遅れが検出され、第６サイクル以降は基準クロ
ック信号４０と帰還クロック信号３２との位相差が検出
されなくなる例を示している。第６サイクル以降、排他
的論理和回路８２は「Ｈ」レベルのＥＸ−ＮＯＲ信号９
４をアサートし続ける。第６、第７及び第８サイクルの
３基準クロックサイクルにわたってＥＸ−ＮＯＲ信号９
４が連続的にアサートされたことによって同期検出信号
９８がアサートされ、引き続きクロック伝搬制御信号６
２がアサートされる。これにより、第９サイクル目から
内部クロック信号３４が負荷回路に供給され始める。

【００８２】内部クロック信号３４を停止するときのシ
ーケンスや、一時停止させていた内部クロック信号３４
の供給を再開するときのシーケンスは、図３及び図４と
同様であるので説明を省略する。

【００８３】以上のように、本実施例によれば、基準ク
ロック信号４０と帰還クロック信号３２との位相差を第
２の位相差検出回路１１で検出し、第３〜第７のフリッ
プフロップ５７ａ，５７ｂ，５９ａ，５９ｂ，５９ｃと
排他的論理和回路８２と４入力論理積回路５４ａとを用
いて同期検出を行うことによってクロック伝搬制御信号
６２を生成し、ＰＬＬ回路１が基準クロック信号４０に
ロックインするまでの間負荷回路への原始クロック信号
３０の伝搬をクロックバッファ回路５で阻止することに
よって、内部クロック信号３４の特定の位相からのクロ
ッキング開始の機能を実現することができる。また、ク
ロック停止要求信号４２に基づいてクロックバッファ回
路５を制御することによって、特定の位相でのクロッキ
ング一時停止、特定の位相からのクロッキング再開の各
機能を実現できる。

【００８４】なお、本実施例では基準クロック信号４０
と帰還クロック信号３２との位相差がない状態が３基準
クロックサイクルの期間続いた場合にＰＬＬ回路１の位
相同期が実現したものとしたが、シフトレジスタ２ｂ中
のフリップフロップの段数及び論理積回路５４ａの入力
数を変更すれば、この期間は自由に設定できる。

【００８５】また、ＰＬＬ回路１から出力される原始ク
ロック信号３０に比較的大きな位相ジッタが許容される
のであれば、第２の位相差検出回路１１の配設を省略し
て、ＰＬＬ回路１内の第１の位相差検出回路１０の出力
を位相進み信号９０及び位相遅れ信号９１として用いる
ことも可能である。

【００８６】（実施例５）図１０は、本発明の第５の実
施例に係るクロック発生回路の構成を示すものである。
第４の実施例（図８）と第５の実施例（図１０）との関
係は第１の実施例（図１）と第２の実施例（図５）との
関係と同様であるので、第５の実施例のクロック発生回
路の詳細な説明は省略する。

【００８７】第５の実施例によれば、第２の実施例の場
合と同様、ＰＬＬ回路１の出力段にクロックドライバ２
１を設けたことにより、ＰＬＬ回路１内に遅延回路２２
を設けなくとも、基準クロック信号４０に対する内部ク
ロック信号３４のクロックスキューが従来例（図１２参
照）と同程度に低減される。

【００８８】（実施例６）図１１は、本発明の第６の実
施例に係るクロック発生回路の構成を示すものである。
第４の実施例（図８）と第６の実施例（図１１）との関
係は第１の実施例（図１）と第３の実施例（図６）との
関係と同様であるので、第６の実施例のクロック発生回
路の詳細な説明は省略する。

【００８９】第６の実施例によれば、第３の実施例の場
合と同様、内部リセット信号８０が印加されるべきサイ
クル数を第２のカウンタ回路５１で計数し、内部クロッ
ク信号３４のクロッキング開始から所定の期間内部リセ
ット信号８０を与え続け、その後これを自動的に解除す
ることによって、内部クロック信号３４のクロッキング
開始タイミングを意識することなく内部リセット信号８
０を与えることができる。

【００９０】

【発明の効果】以上詳細に説明してきたように、請求項
１の発明によれば、クロック信号生成手段１から出力さ
れる原始クロック信号３０が基準クロック信号４０に同
期するまでの間はクロック信号伝搬制御手段２，３〜５
（２ａ，２ｂ，３〜５）により原始クロック信号３０の
伝搬を阻止する構成を採用したので、基準クロック信号
４０と同期がとれていない内部クロック信号３４の負荷
回路への供給を防止できる。

【００９１】請求項２の発明によれば、クロック信号生
成手段１をＰＬＬ回路で構成したので、クロック信号の
周波数逓倍を容易に実現できる。

【００９２】請求項３の発明によれば、内部クロック信
号３４の特定の位相からのクロッキング開始及び再開を
実現できる。

【００９３】請求項４の発明によれば、内部クロック信
号３４の特定の位相でのクロッキング一時停止を実現で
きる。

【００９４】請求項５の発明によれば、ＰＬＬ回路１内
に遅延回路２２を設けたことにより、基準クロック信号
４０に対する内部クロック信号３４のクロックスキュー
が解消される。

【００９５】請求項６の発明によれば、ＰＬＬ回路１内
にクロックドライバ２１を設けたことにより、基準クロ
ック信号４０に対する内部クロック信号３４のクロック
スキューが従来と同程度に低減される。

【００９６】請求項７の発明によれば、負荷回路への内
部クロック信号３４の供給が開始された後に、該負荷回
路への内部リセット信号８０のアサートが自動的に解除
される。これにより、内部クロック信号３４のクロッキ
ングが実際に開始／再開されるタイミングを外部から知
る必要がなくなる。

【００９７】請求項８の発明によれば、内部リセット信
号８０のアサート解除のタイミングを内部クロック信号
３４のパルス計数により決定する構成を採用したので、
内部クロック信号３４の供給開始後の内部リセット信号
８０のアサート解除が保証される。

【００９８】請求項９の発明によれば、内部リセット信
号８０のアサート解除のタイミングは、例えば回路シミ
ュレーションにより求められるＰＬＬ回路１のロックイ
ンタイムを考慮して、基準クロック信号４０のパルス計
数により決定される。

【００９９】請求項１０の発明によれば、クロック信号
生成手段１から出力される原始クロック信号３０が基準
クロック信号４０に同期するのに十分な所定の時間の計
測を時間計測手段２が完了しない間はクロック信号伝送
制御手段３〜５により原始クロック信号３０の伝送を阻
止する構成を採用したので、基準クロック信号４０と同
期がとれていない内部クロック信号３４の負荷回路への
供給を防止できる。

【０１００】請求項１１の発明によれば、クロック信号
生成手段１をＰＬＬ回路で構成したので、クロック信号
の周波数逓倍を容易に実現できる。

【０１０１】請求項１２の発明によれば、ＰＬＬ回路１
に入力される基準クロック信号４０のパルスを所定の数
だけ計数した時に負荷回路への内部クロック信号３４の
供給が開始される。

【０１０２】請求項１３の発明によれば、カウンタ回路
５０と論理積回路５２との簡単な構成によって、内部ク
ロック信号３４の供給開始タイミングを制御できる。

【０１０３】請求項１４の発明によれば、内部クロック
信号３４の特定の位相からのクロッキング開始と、特定
の位相でのクロッキング一時停止とを実現できるだけで
なく、内部クロック信号３４の特定の位相からのスピー
ディなクロッキングの再開を実現できる。

【０１０４】請求項１５の発明によれば、クロック信号
生成手段１から出力される原始クロック信号３０が実際
に基準クロック信号４０に同期したことが同期検出手段
２ａ，２ｂにおいて検出されない間はクロック信号伝送
制御手段３〜５により原始クロック信号３０の伝送を阻
止する構成を採用したので、基準クロック信号４０と同
期がとれていない内部クロック信号３４の負荷回路への
供給を防止できる。

【０１０５】請求項１６の発明によれば、クロック信号
生成手段１をＰＬＬ回路で構成したので、クロック信号
の周波数逓倍を容易に実現できる。

【０１０６】請求項１７の発明によれば、ＰＬＬ回路１
内の第１の位相差検出回路１０に入力される基準クロッ
ク信号４０と帰還クロック信号３２との位相差がなくな
ったものと判定された時に負荷回路への内部クロック信
号３４の供給が開始する。

【０１０７】請求項１８の発明によれば、原始クロック
信号３０の伝送制御のための第２の位相差検出回路１１
はＰＬＬ回路１内の第１の位相差検出回路１０より低い
精度で基準クロック信号４０と帰還クロック信号３２と
の位相差を検出することとしたので、同期検出の収束性
が高められる。また、第２の位相差検出回路１１が位相
差検出信号９０，９１を出力しない状態が基準クロック
信号４０の複数パルスの期間にわたって継続したことを
同期確認手段２ｂで確認したときに同期検出信号９８を
出力する構成を採用したので、同期検出の確度が高めら
れる。

【０１０８】請求項１９の発明によれば、内部クロック
信号３４の特定の位相からのクロッキング開始と、特定
の位相でのクロッキング一時停止とを実現できるだけで
なく、内部クロック信号３４の特定の位相からのスピー
ディなクロッキングの再開を実現できる。

【０１０９】総じて、本願発明によれば、内部クロック
信号３４の特定の位相からのクロッキング開始、特定の
位相でのクロッキング一時停止、特定の位相からのクロ
ッキング再開の各機能を備えたクロック発生回路を実現
することができる。また、アサートした内部リセット信
号８０を内部クロック信号３４のクロッキングに応じた
適切なタイミングで自動的に解除する機能を実現でき
る。本願発明に係るクロック発生回路を採用した集積回
路を用いるシステムでは、そのハードウェアやソフトウ
ェアのデバッグ時におけるステップ実行や動作の一時停
止／再開が可能となり、また、システムや集積回路自身
の消費電力管理時のクロック信号制御に大変有用な技術
となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るクロック発生回路
を示すブロック図である。

【図２】図１のクロック発生回路において内部クロック
信号を生成し始めるときのシーケンスを表したタイミン
グ図である。

【図３】図１のクロック発生回路において内部クロック
信号の供給を停止するときのシーケンスを表したタイミ
ング図である。

【図４】図１のクロック発生回路において内部クロック
信号の供給を再開するときのシーケンスを表したタイミ
ング図である。

【図５】本発明の第２の実施例に係るクロック発生回路
を示すブロック図である。

【図６】本発明の第３の実施例に係るクロック発生回路
を示すブロック図である。

【図７】図６のクロック発生回路においてオートリセッ
トモードで内部クロック信号を生成し始めるときのシー
ケンスを表したタイミング図である。

【図８】本発明の第４の実施例に係るクロック発生回路
を示すブロック図である。

【図９】図８のクロック発生回路において内部クロック
信号を生成し始めるときのシーケンスを表したタイミン
グ図である。

【図１０】本発明の第５の実施例に係るクロック発生回
路を示すブロック図である。

【図１１】本発明の第６の実施例に係るクロック発生回
路を示すブロック図である。

【図１２】従来のクロック発生回路の構成を示すブロッ
ク図である。

【符号の説明】

１位相同期ループ回路（ＰＬＬ回路）２，６タイマ回路２ａ同期検出回路２ｂシフトレジスタ３スタート制御回路４ストップ制御回路５クロックバッファ回路１０，１１位相差検出回路１２チャージポンプ回路１４ループフィルタ回路１６電圧制御発振器（ＶＣＯ）１８，２４分周器２１クロックドライバ２２遅延回路２６論理積回路２８インバータ回路３０原始クロック信号３２帰還クロック信号３４内部クロック信号４０基準クロック信号４２クロック停止要求信号４４リセット信号５０，５１カウンタ回路５２，５３，５４，５４ａ論理積回路５５信号選択回路５６，５７ａ，５７ｂ，５８，５９ａ，５９ｂ，５９ｃ
フリップフロップ６０，６１計数完了信号６２クロック伝搬制御信号６４クロック停止制御信号７０オートリセット制御信号７２システムリセット信号８０内部リセット信号８２排他的論理和回路（ＥＸ−ＮＯＲ回路）９０位相進み信号９１位相遅れ信号９２進みラッチ信号９３遅れラッチ信号９４ＥＸ−ＮＯＲ信号９５，９６，９７第１段、第２段及び第３段信号９８同期検出信号

Claims

【特許請求の範囲】

【請求項１】基準クロック信号に同期した内部クロッ
ク信号を負荷回路へ供給するためのクロック発生回路で
あって、原始クロック信号を生成し、かつ該生成された原始クロ
ック信号が基準クロック信号に同期するように該原始ク
ロック信号の位相を調整するためのクロック信号生成手
段と、前記クロック信号生成手段から出力される原始クロック
信号が基準クロック信号に同期するまでの間は該原始ク
ロック信号を前記負荷回路に内部クロック信号として供
給しないように、該原始クロック信号の伝搬を制御する
ためのクロック信号伝搬制御手段とを備えたことを特徴
とするクロック発生回路。
【請求項２】請求項１記載のクロック発生回路におい
て、前記クロック信号生成手段は、基準クロック信号の整数倍の周波数を持つ原始クロック
信号を生成するための位相同期ループ回路を備え、前記位相同期ループ回路は、基準クロック信号に対して帰還クロック信号の位相が進
んでいる場合には位相進み信号を、遅れている場合には
位相遅れ信号を各々出力するための位相差検出回路と、前記位相差検出回路から出力される位相進み信号及び位
相遅れ信号に応じて出力信号の電圧を調整するためのチ
ャージポンプ回路と、前記チャージポンプ回路の出力信号のうちの低周波数成
分を通過させることにより制御電圧を出力するためのル
ープフィルタ回路と、前記ループフィルタ回路から出力される制御電圧に応じ
た周波数の原始クロック信号を生成するための電圧制御
発振器と、前記電圧制御発振器により生成された原始クロック信号
を分周した周波数を持つ信号を前記位相差検出回路に帰
還クロック信号として供給するための分周器とを備えた
ことを特徴とするクロック発生回路。
【請求項３】請求項２記載のクロック発生回路におい
て、前記クロック信号伝搬制御手段は、前記負荷回路への内部クロック信号の供給を制御するよ
うに前記位相同期ループ回路と該負荷回路との間に介在
したクロックバッファ回路と、前記位相同期ループ回路から出力される原始クロック信
号が基準クロック信号に同期するまでの間は前記クロッ
クバッファ回路が内部クロック信号を前記負荷回路に供
給しないように、かつ原始クロック信号が基準クロック
信号に同期したときには前記クロックバッファ回路が該
基準クロック信号に同期して前記負荷回路への内部クロ
ック信号の供給を開始するように前記クロックバッファ
回路を制御するためのクロック信号供給開始制御手段と
を備えたことを特徴とするクロック発生回路。
【請求項４】請求項３記載のクロック発生回路におい
て、前記クロック信号伝搬制御手段は、クロック停止要求信号がアサートされたときには前記ク
ロックバッファ回路が基準クロック信号に同期して前記
負荷回路への内部クロック信号の供給を停止するように
該クロックバッファ回路を制御するためのクロック信号
供給停止制御手段を更に備えたことを特徴とするクロッ
ク発生回路。
【請求項５】請求項３記載のクロック発生回路におい
て、前記位相同期ループ回路は、帰還クロック信号と原始クロック信号との位相差が前記
クロックバッファ回路内の遅延に基づく原始クロック信
号と内部クロック信号との位相差と等しくなるように前
記電圧制御発振器により生成された原始クロック信号を
遅延させるための遅延回路を更に備えたことを特徴とす
るクロック発生回路。
【請求項６】請求項２記載のクロック発生回路におい
て、前記位相同期ループ回路は、前記電圧制御発振器の出力に基づいて信号線を駆動する
ことにより原始クロック信号を出力するためのクロック
ドライバを更に備え、かつ前記クロック信号伝搬制御手
段は、複数の負荷回路の各々への内部クロック信号の供給を制
御するように前記クロックドライバと該複数の負荷回路
との間において各負荷回路の近傍に配され、かつ各々該
クロックドライバから前記信号線を介して原始クロック
信号の供給を受ける複数のクロックバッファ回路と、前記クロックドライバから出力される原始クロック信号
が基準クロック信号に同期するまでの間は前記複数のク
ロックバッファ回路の各々が内部クロック信号を各負荷
回路に供給しないように、かつ原始クロック信号が基準
クロック信号に同期したときには前記複数のクロックバ
ッファ回路の各々が該基準クロック信号に同期して各負
荷回路への内部クロック信号の供給を開始するように前
記複数のクロックバッファ回路を制御するためのクロッ
ク信号供給開始制御手段とを備えたことを特徴とするク
ロック発生回路。
【請求項７】請求項１記載のクロック発生回路におい
て、前記負荷回路への内部クロック信号の供給が開始された
後に該負荷回路への内部リセット信号のアサートを解除
するためのリセット制御手段を更に備えたことを特徴と
するクロック発生回路。
【請求項８】請求項７記載のクロック発生回路におい
て、前記リセット制御手段は、前記クロック信号伝搬制御手段から出力される内部クロ
ック信号のパルスを所定の数だけ計数した時に前記負荷
回路への内部リセット信号のアサートを解除するように
計数完了信号を出力するためのカウンタ回路を備えたこ
とを特徴とするクロック発生回路。
【請求項９】請求項７記載のクロック発生回路におい
て、前記リセット制御手段は、前記クロック信号生成手段に入力される基準クロック信
号のパルスを所定の数だけ計数した時に前記負荷回路へ
の内部リセット信号のアサートを解除するように計数完
了信号を出力するためのカウンタ回路を備えたことを特
徴とするクロック発生回路。
【請求項１０】基準クロック信号に同期した内部クロ
ック信号を負荷回路へ供給するためのクロック発生回路
であって、原始クロック信号を生成し、かつ該生成された原始クロ
ック信号が基準クロック信号に同期するように該原始ク
ロック信号の位相を調整するためのクロック信号生成手
段と、前記クロック信号生成手段から出力される原始クロック
信号が基準クロック信号に同期するのに十分な所定の時
間を計測するための時間計測手段と、前記時間計測手段において所定の時間の計測が完了しな
い間は前記クロック信号生成手段から出力される原始ク
ロック信号を前記負荷回路に内部クロック信号として供
給しないように、該原始クロック信号の伝送を制御する
ためのクロック信号伝送制御手段とを備えたことを特徴
とするクロック発生回路。
【請求項１１】請求項１０記載のクロック発生回路に
おいて、前記クロック信号生成手段は、基準クロック信号の整数倍の周波数を持つ原始クロック
信号を生成するための位相同期ループ回路を備え、前記位相同期ループ回路は、基準クロック信号に対して帰還クロック信号の位相が進
んでいる場合には位相進み信号を、遅れている場合には
位相遅れ信号を各々出力するための位相差検出回路と、前記位相差検出回路から出力される位相進み信号及び位
相遅れ信号に応じて出力信号の電圧を調整するためのチ
ャージポンプ回路と、前記チャージポンプ回路の出力信号のうちの低周波数成
分を通過させることにより制御電圧を出力するためのル
ープフィルタ回路と、前記ループフィルタ回路から出力される制御電圧に応じ
た周波数の原始クロック信号を生成するための電圧制御
発振器と、前記電圧制御発振器により生成された原始クロック信号
を分周した周波数を持つ信号を前記位相差検出回路に帰
還クロック信号として供給するための分周器とを備えた
ことを特徴とするクロック発生回路。
【請求項１２】請求項１１記載のクロック発生回路に
おいて、前記時間計測手段は、前記位相同期ループ回路に入力される基準クロック信号
のパルスを所定の数だけ計数した時に前記クロック信号
伝送制御手段に前記負荷回路への内部クロック信号の供
給を開始させるように計数完了信号を出力するための計
数手段を備えたことを特徴とするクロック発生回路。
【請求項１３】請求項１２記載のクロック発生回路に
おいて、前記計数手段は、前記基準クロック信号を一方の入力として受け取る論理
積回路と、前記論理積回路の出力信号のパルスを所定の数だけ計数
した時に前記クロック信号伝送制御手段に前記負荷回路
への内部クロック信号の供給を開始させるように計数完
了信号を出力するためのカウンタ回路とを備え、かつ前
記カウンタ回路から出力された計数完了信号は、該出力
された計数完了信号が保持されるように前記論理積回路
の他方の入力として帰還されたことを特徴とするクロッ
ク発生回路。
【請求項１４】請求項１３記載のクロック発生回路に
おいて、前記クロック信号伝送制御手段は、前記負荷回路への内部クロック信号の供給を制御するよ
うに前記位相同期ループ回路と該負荷回路との間に介在
したクロックバッファ回路と、前記カウンタ回路から計数完了信号が出力されない間は
前記クロックバッファ回路が内部クロック信号を前記負
荷回路に供給しないように、かつ計数完了信号が出力さ
れたときには前記クロックバッファ回路が基準クロック
信号に同期して前記負荷回路への内部クロック信号の供
給を開始するように前記クロックバッファ回路を制御す
るためのスタート制御回路と、クロック停止要求信号がアサートされたときには前記ク
ロックバッファ回路が基準クロック信号に同期して前記
負荷回路への内部クロック信号の供給を停止するように
該クロックバッファ回路を制御し、かつ該クロック停止
要求信号のアサートが解除されたときには前記クロック
バッファ回路が前記カウンタ回路からの保持された計数
完了信号を用いかつ基準クロック信号に同期して前記負
荷回路への内部クロック信号の供給を直ちに再開するよ
うに該クロックバッファ回路を制御するためのストップ
制御回路とを備えたことを特徴とするクロック発生回
路。
【請求項１５】基準クロック信号に同期した内部クロ
ック信号を負荷回路へ供給するためのクロック発生回路
であって、原始クロック信号を生成し、かつ該生成された原始クロ
ック信号が基準クロック信号に同期するように該原始ク
ロック信号の位相を調整するためのクロック信号生成手
段と、前記クロック信号生成手段から出力される原始クロック
信号が該クロック信号生成手段に入力される基準クロッ
ク信号に同期したことを検出するための同期検出手段
と、前記同期検出手段において同期が検出されない間は前記
クロック信号生成手段から出力される原始クロック信号
を前記負荷回路に内部クロック信号として供給しないよ
うに、該原始クロック信号の伝送を制御するためのクロ
ック信号伝送制御手段とを備えたことを特徴とするクロ
ック発生回路。
【請求項１６】請求項１５記載のクロック発生回路に
おいて、前記クロック信号生成手段は、基準クロック信号の整数倍の周波数を持つ原始クロック
信号を生成するための位相同期ループ回路を備え、前記位相同期ループ回路は、基準クロック信号に対して帰還クロック信号の位相が進
んでいる場合には位相進み信号を、遅れている場合には
位相遅れ信号を各々出力するための第１の位相差検出回
路と、前記第１の位相差検出回路から出力される位相進み信号
及び位相遅れ信号に応じて出力信号の電圧を調整するた
めのチャージポンプ回路と、前記チャージポンプ回路の出力信号のうちの低周波数成
分を通過させることにより制御電圧を出力するためのル
ープフィルタ回路と、前記ループフィルタ回路から出力される制御電圧に応じ
た周波数の原始クロック信号を生成するための電圧制御
発振器と、前記電圧制御発振器により生成された原始クロック信号
を分周した周波数を持つ信号を前記第１の位相差検出回
路に帰還クロック信号として供給するための分周器とを
備えたことを特徴とするクロック発生回路。
【請求項１７】請求項１６記載のクロック発生回路に
おいて、前記同期検出手段は、前記位相同期ループ回路内の第１の位相差検出回路に入
力される基準クロック信号と帰還クロック信号との位相
差がなくなったものと判定した時に前記クロック信号伝
送制御手段に前記負荷回路への内部クロック信号の供給
を開始させるように同期検出信号を出力するための位相
差検出手段を備えたことを特徴とするクロック発生回
路。
【請求項１８】請求項１７記載のクロック発生回路に
おいて、前記位相差検出手段は、前記位相同期ループ回路内の第１の位相差検出回路に入
力される基準クロック信号と帰還クロック信号との位相
を比較し、かつ基準クロック信号に対して帰還クロック
信号の位相が進んでいる場合には位相進み信号を、遅れ
ている場合には位相遅れ信号を各々位相差検出信号とし
て出力するための第２の位相差検出回路と、前記第２の位相差検出回路が位相差検出信号を出力しな
い状態が基準クロック信号の複数パルスの期間にわたっ
て継続したときに同期検出信号を出力し、かつ該出力し
た同期検出信号を保持するための同期確認手段とを備
え、かつ前記第２の位相差検出回路は、前記第１の位相
差検出回路よりも位相差検出精度が低く設定されたこと
を特徴とするクロック発生回路。
【請求項１９】請求項１８記載のクロック発生回路に
おいて、前記クロック信号伝送制御手段は、前記負荷回路への内部クロック信号の供給を制御するよ
うに前記位相同期ループ回路と該負荷回路との間に介在
したクロックバッファ回路と、前記位相差検出手段から同期検出信号が出力されない間
は前記クロックバッファ回路が内部クロック信号を前記
負荷回路に供給しないように、かつ同期検出信号が出力
されたときには前記クロックバッファ回路が基準クロッ
ク信号に同期して前記負荷回路への内部クロック信号の
供給を開始するように前記クロックバッファ回路を制御
するためのスタート制御回路と、クロック停止要求信号がアサートされたときには前記ク
ロックバッファ回路が基準クロック信号に同期して前記
負荷回路への内部クロック信号の供給を停止するように
該クロックバッファ回路を制御し、かつ該クロック停止
要求信号のアサートが解除されたときには前記クロック
バッファ回路が前記同期確認手段からの保持された同期
検出信号を用いかつ基準クロック信号に同期して前記負
荷回路への内部クロック信号の供給を直ちに再開するよ
うに該クロックバッファ回路を制御するためのストップ
制御回路とを備えたことを特徴とするクロック発生回
路。