JPH0685790A - 誤同期防止ｐｎチェッカー - Google Patents
誤同期防止ｐｎチェッカーInfo
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- JPH0685790A JPH0685790A JP23479192A JP23479192A JPH0685790A JP H0685790 A JPH0685790 A JP H0685790A JP 23479192 A JP23479192 A JP 23479192A JP 23479192 A JP23479192 A JP 23479192A JP H0685790 A JPH0685790 A JP H0685790A
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Abstract
(57)【要約】
【目的】 本発明は誤同期防止ＰＮチェッカーに関し、
誤った同期確立や同期外れの検出を防止することを目的
とする。 【構成】 ＰＮパターン発生部１と、セレクト部２と、
デコード部４と、カウント部５と、比較・同期保護部６
とを備えた誤同期防止ＰＮチェッカーにおいて、ＰＮパ
ターン発生部をｎ段で構成し、デコード部４とカウント
部５と比較・同期保護部６とで構成される同期回路Ｓ１
〜Ｓｎを（２n −１）個だけ入力ＰＮパターンに対して
並列に配置し、（２n −１）個の同期回路の出力を受け
る（２n −１）入力のＯＲゲート７を備え、複数の異な
るパターンについてそれぞれ同期確立と同期外れの検出
を行い、検出した全てのパターンで同期した時に同期確
立とし、１つでも同期外れが検出されたとき同期外れと
判断するように構成する。
誤った同期確立や同期外れの検出を防止することを目的
とする。 【構成】 ＰＮパターン発生部１と、セレクト部２と、
デコード部４と、カウント部５と、比較・同期保護部６
とを備えた誤同期防止ＰＮチェッカーにおいて、ＰＮパ
ターン発生部をｎ段で構成し、デコード部４とカウント
部５と比較・同期保護部６とで構成される同期回路Ｓ１
〜Ｓｎを（２n −１）個だけ入力ＰＮパターンに対して
並列に配置し、（２n −１）個の同期回路の出力を受け
る（２n −１）入力のＯＲゲート７を備え、複数の異な
るパターンについてそれぞれ同期確立と同期外れの検出
を行い、検出した全てのパターンで同期した時に同期確
立とし、１つでも同期外れが検出されたとき同期外れと
判断するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、伝送路で発生するデー
タ誤りを事前にチェックするＰＮチェッカーに関する。
例えば、一方の装置から伝送路を介して他方の装置へデ
ータ伝送する場合、伝送路が受ける雑音等の影響により
データに誤りが発生することがあるが、このデータ誤り
がどの程度発生するか否かを、実際にデータを伝送する
前に事前にチェックすることが行われる。このチェック
は一方の装置から送出されたＰＮパターンを他方の装置
が受信すると、他方の装置内のＰＮチェッカーが発生し
たＰＮパターン（即ち、一方の装置から送出されたＰＮ
パターンと同じもの）と比較し、データ誤りの有無を検
出する。
タ誤りを事前にチェックするＰＮチェッカーに関する。
例えば、一方の装置から伝送路を介して他方の装置へデ
ータ伝送する場合、伝送路が受ける雑音等の影響により
データに誤りが発生することがあるが、このデータ誤り
がどの程度発生するか否かを、実際にデータを伝送する
前に事前にチェックすることが行われる。このチェック
は一方の装置から送出されたＰＮパターンを他方の装置
が受信すると、他方の装置内のＰＮチェッカーが発生し
たＰＮパターン（即ち、一方の装置から送出されたＰＮ
パターンと同じもの）と比較し、データ誤りの有無を検
出する。
【０００２】このとき、伝送路におけるデータの瞬断や
スリップ等により送信されたＰＮパターンの一部が欠落
した場合、当然、装置内で発生したＰＮパターンとの不
一致を生じて送信側と受信側の非同期状態となる。本発
明は、特にデータ伝送における非同期状態を防止する誤
同期防止ＰＮチェッカーに関する。
スリップ等により送信されたＰＮパターンの一部が欠落
した場合、当然、装置内で発生したＰＮパターンとの不
一致を生じて送信側と受信側の非同期状態となる。本発
明は、特にデータ伝送における非同期状態を防止する誤
同期防止ＰＮチェッカーに関する。
【０００３】
【従来の技術】図４は従来技術に一例である。本例は同
期引込み式チェッカーとして提案されている。図４にお
いて、１はＰＮパターン発生部でありＰＮパターンを発
生する。２はセレクト部であり印加される同期／非同期
情報が、同期状態を示す時はＰＮパターン発生部の出力
を、非同期状態を示す時はＰＮパターンと同一パターン
を持つ入力信号をセレクトしてＰＮパターン発生部の入
力側と比較部に送出する。３は比較部であり入力信号と
セレクト部の出力との一致／不一致を検出し、不一致数
をカウントする。４はデコード部であり入力信号中の特
定パターンを検出する度にパルス状のデコード出力を送
出する。５はカウント部であり印加される同期／非同期
情報が、同期状態を示す時はデコード出力をマスクして
カウント動作を停止するが、非同期状態を示す時は初期
状態からカウント動作を開始し、ＰＮパターンの周期と
同一周期でカウント出力を送出する。６は比較・同期保
護部でありデコード出力とカウント出力の一致／不一致
を検出し、検出結果が連続して所定回数だけ継続すれば
同期情報／非同期情報を送出する。
期引込み式チェッカーとして提案されている。図４にお
いて、１はＰＮパターン発生部でありＰＮパターンを発
生する。２はセレクト部であり印加される同期／非同期
情報が、同期状態を示す時はＰＮパターン発生部の出力
を、非同期状態を示す時はＰＮパターンと同一パターン
を持つ入力信号をセレクトしてＰＮパターン発生部の入
力側と比較部に送出する。３は比較部であり入力信号と
セレクト部の出力との一致／不一致を検出し、不一致数
をカウントする。４はデコード部であり入力信号中の特
定パターンを検出する度にパルス状のデコード出力を送
出する。５はカウント部であり印加される同期／非同期
情報が、同期状態を示す時はデコード出力をマスクして
カウント動作を停止するが、非同期状態を示す時は初期
状態からカウント動作を開始し、ＰＮパターンの周期と
同一周期でカウント出力を送出する。６は比較・同期保
護部でありデコード出力とカウント出力の一致／不一致
を検出し、検出結果が連続して所定回数だけ継続すれば
同期情報／非同期情報を送出する。
【０００４】このような構成において、先ず、同期が確
立していない状態なのでセレクト部２は入力信号を選択
して引き込む。ところで、入力信号であるｎビット（ｎ
段）のＰＮパターン中のあるパターンは（２n −１）ビ
ット周期で存在するという性質がある。即ち、同一パタ
ーンが（２n −１）ビットの周期で入力される。例え
ば、ｎ＝９の時は５１１ビット周期で同一のパターンが
現れる。そして、デコード部４は入力信号中の特定パタ
ーンをデコードしたときに、デコード出力をカウント部
に送出する。カウント部は、例えば、５１１進カウンタ
を備えているので、このパルスが入力した時点からカウ
ントを開始するが、５１１カウントする度に比較信号を
比較・同期保護部６に送出する。
立していない状態なのでセレクト部２は入力信号を選択
して引き込む。ところで、入力信号であるｎビット（ｎ
段）のＰＮパターン中のあるパターンは（２n −１）ビ
ット周期で存在するという性質がある。即ち、同一パタ
ーンが（２n −１）ビットの周期で入力される。例え
ば、ｎ＝９の時は５１１ビット周期で同一のパターンが
現れる。そして、デコード部４は入力信号中の特定パタ
ーンをデコードしたときに、デコード出力をカウント部
に送出する。カウント部は、例えば、５１１進カウンタ
を備えているので、このパルスが入力した時点からカウ
ントを開始するが、５１１カウントする度に比較信号を
比較・同期保護部６に送出する。
【０００５】比較・同期保護部６はカウント部５からの
比較信号とデコード部からのパルスの位相を比較する。
その結果、位相の一致／不一致の比較結果が得られる
が、この比較結果により保護がかけられ、同期が確立し
たら同期情報／非同期情報をセレクト部４とカウント部
５に送出する。同期が確立したらセレクト部４はＰＮパ
ターン発生部１の出力を選択し、比較・同期保護部６に
て誤り個数のカウントを開始する。その後、同期が外れ
たときは、比較・同期保護部６からの非同期情報により
セレクト部２及びカウント部５は自動的に上述のような
再同期のための動作を行う。
比較信号とデコード部からのパルスの位相を比較する。
その結果、位相の一致／不一致の比較結果が得られる
が、この比較結果により保護がかけられ、同期が確立し
たら同期情報／非同期情報をセレクト部４とカウント部
５に送出する。同期が確立したらセレクト部４はＰＮパ
ターン発生部１の出力を選択し、比較・同期保護部６に
て誤り個数のカウントを開始する。その後、同期が外れ
たときは、比較・同期保護部６からの非同期情報により
セレクト部２及びカウント部５は自動的に上述のような
再同期のための動作を行う。
【０００６】
【発明が解決しようとする課題】しかし、上述の同期引
込み式ＰＮチェッカーでは伝送路で生じる雑音等の影響
でパターンが変わってしまい、デコード部で本来検出さ
れるべきパターンが検出されなかったり、逆に検出され
ないパターンが入力するタイミングでパルスが発生し、
誤って同期、非同期の検出を行うという問題を生じるて
いる。
込み式ＰＮチェッカーでは伝送路で生じる雑音等の影響
でパターンが変わってしまい、デコード部で本来検出さ
れるべきパターンが検出されなかったり、逆に検出され
ないパターンが入力するタイミングでパルスが発生し、
誤って同期、非同期の検出を行うという問題を生じるて
いる。
【０００７】本発明の目的は、誤って同期確立や同期外
れを検出することを防止し、データ伝送の信頼性を向上
させることが可能な誤同期防止ＰＮチェッカーを提供す
ることにある。
れを検出することを防止し、データ伝送の信頼性を向上
させることが可能な誤同期防止ＰＮチェッカーを提供す
ることにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理構成
図である。本発明は、ＰＮパターンを発生するＰＮパタ
ーン発生部１と、印加された同期／非同期情報が、同期
状態を示す時はＰＮパターン発生部の出力を、非同期状
態を示す時はＰＮパターンと同一パターンを持つ入力Ｐ
Ｎパターンを選択し、ＰＮパターン発生部の入力側及び
比較・エラーカウント部３に送出するセレクト部２と、
入力ＰＮパターン中の特定パターンを検出する度にデコ
ード出力を送出するデコード部４と、印加される同期／
非同期情報が、同期状態を示す時はデコード出力をマス
クしてカウント動作を停止し、非同期状態を示す時は初
期状態からカウント動作を開始し、ＰＮパターンの周期
と同一周期にてカウント出力を送出するカウント部５
と、デコード出力とカウント出力の一致／不一致を検出
し、検出結果が連続して所定回数、継続すると同期情報
／非同期情報を送出する比較・同期保護部６とを備え、
送信側から伝送路を介してＰＮパターンを送出し、受信
側にて入力ＰＮパターンと受信側内部で発生したＰＮパ
ターンとの位相を比較し、同期／非同期状態をチェック
する同期防止ＰＮチェッカーにおいて、ＰＮパターン発
生部をｎ段で構成し、デコード部４とカウント部５と比
較・同期保護部６とで構成される同期回路Ｓ１〜Ｓｎ
を、（２n −１）個だけ入力ＰＮパターンに対して並列
に配置し、（２n −１）個の同期回路の出力を受ける
（２ n −１）入力のＯＲゲート７を備え、複数の異なる
パターンについてそれぞれ同期確立と同期外れの検出を
行い、検出した全てのパターンで同期した時に同期確立
とし、１つでも同期外れが検出されたとき同期外れと判
断することを特徴とする。
図である。本発明は、ＰＮパターンを発生するＰＮパタ
ーン発生部１と、印加された同期／非同期情報が、同期
状態を示す時はＰＮパターン発生部の出力を、非同期状
態を示す時はＰＮパターンと同一パターンを持つ入力Ｐ
Ｎパターンを選択し、ＰＮパターン発生部の入力側及び
比較・エラーカウント部３に送出するセレクト部２と、
入力ＰＮパターン中の特定パターンを検出する度にデコ
ード出力を送出するデコード部４と、印加される同期／
非同期情報が、同期状態を示す時はデコード出力をマス
クしてカウント動作を停止し、非同期状態を示す時は初
期状態からカウント動作を開始し、ＰＮパターンの周期
と同一周期にてカウント出力を送出するカウント部５
と、デコード出力とカウント出力の一致／不一致を検出
し、検出結果が連続して所定回数、継続すると同期情報
／非同期情報を送出する比較・同期保護部６とを備え、
送信側から伝送路を介してＰＮパターンを送出し、受信
側にて入力ＰＮパターンと受信側内部で発生したＰＮパ
ターンとの位相を比較し、同期／非同期状態をチェック
する同期防止ＰＮチェッカーにおいて、ＰＮパターン発
生部をｎ段で構成し、デコード部４とカウント部５と比
較・同期保護部６とで構成される同期回路Ｓ１〜Ｓｎ
を、（２n −１）個だけ入力ＰＮパターンに対して並列
に配置し、（２n −１）個の同期回路の出力を受ける
（２ n −１）入力のＯＲゲート７を備え、複数の異なる
パターンについてそれぞれ同期確立と同期外れの検出を
行い、検出した全てのパターンで同期した時に同期確立
とし、１つでも同期外れが検出されたとき同期外れと判
断することを特徴とする。
【０００９】
【作用】本発明は、図示のように、入力信号を受けるデ
コード部、デコード出力を受けるカウンタ部、デコード
出力とカウンタ値を比較する比較・同期保護部等で構成
される同期回路を複数組み並列に用意し、複数の異なる
パターンについてそれぞれ同期確立と同期外れの検出を
行い、検出した全てのパターンで同期したなら同期確立
とし、１つでも外れたならば同期外れと判断することに
より、誤った同期確立と同期外れの検出を防止するよう
にしている。
コード部、デコード出力を受けるカウンタ部、デコード
出力とカウンタ値を比較する比較・同期保護部等で構成
される同期回路を複数組み並列に用意し、複数の異なる
パターンについてそれぞれ同期確立と同期外れの検出を
行い、検出した全てのパターンで同期したなら同期確立
とし、１つでも外れたならば同期外れと判断することに
より、誤った同期確立と同期外れの検出を防止するよう
にしている。
【００１０】
【実施例】図１において、前述のように１はｎ段（ビッ
ト）のＰＮパターン発生部であり、２は２／１セレクタ
であり、３は比較・エラーカウント部である。Ｓ１〜Ｓ
ｎは同期回路であり、各々はデコード部４とフレームカ
ウント部５と比較・同期保護部６で構成される。７は
（２n −１）の入力を有するＯＲゲートである。
ト）のＰＮパターン発生部であり、２は２／１セレクタ
であり、３は比較・エラーカウント部である。Ｓ１〜Ｓ
ｎは同期回路であり、各々はデコード部４とフレームカ
ウント部５と比較・同期保護部６で構成される。７は
（２n −１）の入力を有するＯＲゲートである。
【００１１】先ず、ＰＮチェッカーは同期外れの状態に
あり、２／１セレクタ２は入力信号を選択して引き込
む。ここで、入力信号はｎ段のＰＮパターンであり、２
／１セレクタ２には１本、同期回路のデコード部４には
ｎ本並列に入力する。同期回路Ｓ１のデコード部４では
ある特定のパターンが入力された時に、フレームカウン
タ５に対してロードパルスＬを送出する。フレームカウ
ンタ５はこのロードパルスＬを受けるとカウント動作を
開始し、（２n −１）ビット毎に、位相比較パルスＰを
発生する。そして、比較・同期保護部６ではこの位相比
較パルスＰと、ロードパルスＬを比較し、保護を取って
同期確立と同期外れを検出する。
あり、２／１セレクタ２は入力信号を選択して引き込
む。ここで、入力信号はｎ段のＰＮパターンであり、２
／１セレクタ２には１本、同期回路のデコード部４には
ｎ本並列に入力する。同期回路Ｓ１のデコード部４では
ある特定のパターンが入力された時に、フレームカウン
タ５に対してロードパルスＬを送出する。フレームカウ
ンタ５はこのロードパルスＬを受けるとカウント動作を
開始し、（２n −１）ビット毎に、位相比較パルスＰを
発生する。そして、比較・同期保護部６ではこの位相比
較パルスＰと、ロードパルスＬを比較し、保護を取って
同期確立と同期外れを検出する。
【００１２】同期回路Ｓ２のデコード部４では同期回路
Ｓ１のデコード部４とは異なるパターンを検出し、その
後は上述と同様に同期確立と同期外れの検出を行う。以
下、同様にしてｎ−１個のパターンについて、それぞれ
同期確立と同期外れの検出を行う。そして、各同期回路
の比較結果は（２n −１）個の入力を持つＯＲゲートに
送出され、全ての同期回路にて同期確立となった時に２
／１セレクタに対して「同期確立」の情報を送出し、い
ずれか１つでも同期外れが検出されたならば「同期外
れ」を送出する。同期が確立した場合、２／１セレクタ
２はｎ段ＰＮパターン発生部１の出力を選択して引き込
む。
Ｓ１のデコード部４とは異なるパターンを検出し、その
後は上述と同様に同期確立と同期外れの検出を行う。以
下、同様にしてｎ−１個のパターンについて、それぞれ
同期確立と同期外れの検出を行う。そして、各同期回路
の比較結果は（２n −１）個の入力を持つＯＲゲートに
送出され、全ての同期回路にて同期確立となった時に２
／１セレクタに対して「同期確立」の情報を送出し、い
ずれか１つでも同期外れが検出されたならば「同期外
れ」を送出する。同期が確立した場合、２／１セレクタ
２はｎ段ＰＮパターン発生部１の出力を選択して引き込
む。
【００１３】但し、本発明ではｎ≧２であり、同期回路
の個数ｉ、ＯＲゲートの入力数ｊはそれぞれ、２≦ｉ≦
２n −１、２≦ｊ≦２n −１の範囲にある。図２は本発
明の一実施例構成図であり、図３は図２構成の信号タイ
ムチャートである。前述のように、デコード部４１から
はある特定のパターンが入力された時に、フレームカウ
ンタ５に対してロードパルスＬを送出する。フレームカ
ウンタ５はこのロードパルスＬを受けるとカウント動作
を開始し、（２n −１）ビット毎に、位相比較パルスＰ
を発生する。そして、比較・同期保護部６ではこの位相
比較パルスＰと、ロードパルスＬを比較し、保護を取っ
て同期確立と同期外れを検出する。
の個数ｉ、ＯＲゲートの入力数ｊはそれぞれ、２≦ｉ≦
２n −１、２≦ｊ≦２n −１の範囲にある。図２は本発
明の一実施例構成図であり、図３は図２構成の信号タイ
ムチャートである。前述のように、デコード部４１から
はある特定のパターンが入力された時に、フレームカウ
ンタ５に対してロードパルスＬを送出する。フレームカ
ウンタ５はこのロードパルスＬを受けるとカウント動作
を開始し、（２n −１）ビット毎に、位相比較パルスＰ
を発生する。そして、比較・同期保護部６ではこの位相
比較パルスＰと、ロードパルスＬを比較し、保護を取っ
て同期確立と同期外れを検出する。
【００１４】本例ではＰＮパターン発生部１は６段、即
ち、ｎ＝６とする。入力信号としてＰＮ６段のパターン
が６本パラレルでデコーダ４１，４２に入力される。デ
コーダ４１では、例えば、「１０００００」が入力され
た時、また、デコーダ４２では、例えば、「１００１０
０」が入力された時、それぞれ「０」を出力し、フレー
ムカウンタ５１，５２にロードパルスＬを送出する。
ち、ｎ＝６とする。入力信号としてＰＮ６段のパターン
が６本パラレルでデコーダ４１，４２に入力される。デ
コーダ４１では、例えば、「１０００００」が入力され
た時、また、デコーダ４２では、例えば、「１００１０
０」が入力された時、それぞれ「０」を出力し、フレー
ムカウンタ５１，５２にロードパルスＬを送出する。
【００１５】図示のように、フレームカウンタ５１，５
２はインバータＩＮＶ１，２と、ＯＲゲートと、ＡＮＤ
ゲートと、１／６３カウンタ（ＣＴＲ）と、６３カウン
ト検出回路（ＤＥＣ）と、インバータＩＮＶで構成され
る。そして、ｎ＝６であるから（２n −１）からカウン
ト数６３で１周期となる。１／６３カウンタは１から６
３までをカウントし、６３ＤＥＣはこの「６３」を検出
すると、位相比較パルスＰを送出する。ロードパルスＬ
は次段の比較・同期保護部６１のＡＮＤゲート１に入力
される。このＡＮＤゲート１の他方の入力には位相比較
パルスＰが入力される。ＡＮＤゲート１ではロードパル
スＬと位相比較パルスが、図３に示すように、同期して
いるときは一致しており、ＡＮＤ１は「１」を出力して
いる。
２はインバータＩＮＶ１，２と、ＯＲゲートと、ＡＮＤ
ゲートと、１／６３カウンタ（ＣＴＲ）と、６３カウン
ト検出回路（ＤＥＣ）と、インバータＩＮＶで構成され
る。そして、ｎ＝６であるから（２n −１）からカウン
ト数６３で１周期となる。１／６３カウンタは１から６
３までをカウントし、６３ＤＥＣはこの「６３」を検出
すると、位相比較パルスＰを送出する。ロードパルスＬ
は次段の比較・同期保護部６１のＡＮＤゲート１に入力
される。このＡＮＤゲート１の他方の入力には位相比較
パルスＰが入力される。ＡＮＤゲート１ではロードパル
スＬと位相比較パルスが、図３に示すように、同期して
いるときは一致しており、ＡＮＤ１は「１」を出力して
いる。
【００１６】また、比較・同期保護部６１，６２は、Ａ
ＮＤゲート１，２と、フリップ・フロップＦＦ１〜ＦＦ
３と、セレクタＳＥＬ１，２と、ＮＯＲゲートで構成さ
れる。ＡＮＤゲート１からは同期していれば「１」が入
力され、同期が外れると「０」が入力される。フリップ
・フロップＦＦ１，ＦＦ２，ＦＦ３等で同期保護を行
い、フリップ・フロップＦＦ３からは図３に示すような
アラームＡＬＭが送出される。このように、フレームカ
ウンタ５１から６３カウント検出回路（ＤＥＣ）を通し
て位相比較パルスＰを受けると、ＡＮＤ１にてロードパ
ルスＬとの一致／不一致検出を行い、フリップ・フロッ
プにて前方２段、後方２段で保護をとり、同期確立と同
期外れを検出する。そして、これら２つの同期回路の検
出結果は後段のＯＲゲート７に送出される。
ＮＤゲート１，２と、フリップ・フロップＦＦ１〜ＦＦ
３と、セレクタＳＥＬ１，２と、ＮＯＲゲートで構成さ
れる。ＡＮＤゲート１からは同期していれば「１」が入
力され、同期が外れると「０」が入力される。フリップ
・フロップＦＦ１，ＦＦ２，ＦＦ３等で同期保護を行
い、フリップ・フロップＦＦ３からは図３に示すような
アラームＡＬＭが送出される。このように、フレームカ
ウンタ５１から６３カウント検出回路（ＤＥＣ）を通し
て位相比較パルスＰを受けると、ＡＮＤ１にてロードパ
ルスＬとの一致／不一致検出を行い、フリップ・フロッ
プにて前方２段、後方２段で保護をとり、同期確立と同
期外れを検出する。そして、これら２つの同期回路の検
出結果は後段のＯＲゲート７に送出される。
【００１７】図３に示すように両方とも同期が確立して
いる場合には、ＯＲゲート７の２つの入力は共に「０」
となるので、出力は「０」となるが、どちらか一方で同
期外れが検出された場合には、ＯＲゲート７から「１」
が出力される。この「１」は２／１セレクタ２に送出さ
れる。２／１セレクタ２は６ビットＰＮパターン発生器
１の出力を選択して引き込む。
いる場合には、ＯＲゲート７の２つの入力は共に「０」
となるので、出力は「０」となるが、どちらか一方で同
期外れが検出された場合には、ＯＲゲート７から「１」
が出力される。この「１」は２／１セレクタ２に送出さ
れる。２／１セレクタ２は６ビットＰＮパターン発生器
１の出力を選択して引き込む。
【００１８】図３の信号タイムチャートにおいて、デコ
ード部４１の１つの負のパルス（ロードパルス）は、デ
コード部４１においてパターン「１０００００」を検出
したときに発生するパルスである。従って、次の負のパ
ルスは図２の構成では６３ビット毎にこのロードパルス
Ｌを発生している。同様にデコード部４２の負パルス
は、デコード部４２において「１００１００」を検出し
たときに発生するパルスである。同様に、６３ビット毎
にこのロードパルスＬを発生している。
ード部４１の１つの負のパルス（ロードパルス）は、デ
コード部４１においてパターン「１０００００」を検出
したときに発生するパルスである。従って、次の負のパ
ルスは図２の構成では６３ビット毎にこのロードパルス
Ｌを発生している。同様にデコード部４２の負パルス
は、デコード部４２において「１００１００」を検出し
たときに発生するパルスである。同様に、６３ビット毎
にこのロードパルスＬを発生している。
【００１９】デコード出力１のロードパルスＬの位相と
比較パルス１の位相比較パルスＰとは、比較結果１から
明らかなように、Ａ，Ｂ（×印）において位相ずれを生
じていることがわかる。一方、デコード出力２のロード
パルスＬの位相と比較パルス２の位相比較パルスＰと
は、比較結果２から明らかなように、Ｃ，Ｄ，Ｅ，Ｆ
（×印）において位相ずれを生じていることがわかる。
比較パルス１の位相比較パルスＰとは、比較結果１から
明らかなように、Ａ，Ｂ（×印）において位相ずれを生
じていることがわかる。一方、デコード出力２のロード
パルスＬの位相と比較パルス２の位相比較パルスＰと
は、比較結果２から明らかなように、Ｃ，Ｄ，Ｅ，Ｆ
（×印）において位相ずれを生じていることがわかる。
【００２０】アラームＡＬＭ１は比較結果１のＡ，Ｂを
含むときにローレベルとなり、アラームＡＬＭ２は比較
結果２のＣ，Ｄ，Ｅ，Ｆを含むときにローレベルとな
る。ＯＲゲート７の出力は、ＡＬＭ１及びＡＬＭ２が共
にローレベルのときは“ＮＯＲＭ”としてチェッカー出
力を選択し、これ以外はＡＬＭはハイレベルであり、ア
ラーム状態としてデータを選択する。即ち、両方とも同
期が確立している場合には、ＯＲゲート７の２つの入力
は共に「０」となるので、出力は「０」となるが、どち
らか一方で同期外れが検出された場合には、ＯＲゲート
７から「１」が出力される。
含むときにローレベルとなり、アラームＡＬＭ２は比較
結果２のＣ，Ｄ，Ｅ，Ｆを含むときにローレベルとな
る。ＯＲゲート７の出力は、ＡＬＭ１及びＡＬＭ２が共
にローレベルのときは“ＮＯＲＭ”としてチェッカー出
力を選択し、これ以外はＡＬＭはハイレベルであり、ア
ラーム状態としてデータを選択する。即ち、両方とも同
期が確立している場合には、ＯＲゲート７の２つの入力
は共に「０」となるので、出力は「０」となるが、どち
らか一方で同期外れが検出された場合には、ＯＲゲート
７から「１」が出力される。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
複数の並列接続された同期回路を有し、それぞれ異なっ
たパターンについて同期確立と同期外れの検出を行い、
全ての同期回路にて同期が確立したときは「同期確立」
とし、１つでも同期が外れたときは「同期外れ」と判断
することにより、誤った同期確立と同期外れの検出を防
止することができ、正確なデータ誤りの測定が可能とな
る。
複数の並列接続された同期回路を有し、それぞれ異なっ
たパターンについて同期確立と同期外れの検出を行い、
全ての同期回路にて同期が確立したときは「同期確立」
とし、１つでも同期が外れたときは「同期外れ」と判断
することにより、誤った同期確立と同期外れの検出を防
止することができ、正確なデータ誤りの測定が可能とな
る。
【図１】本発明の原理構成図である。
【図２】本発明の一実施例構成図である。
【図３】図３の信号タイムチャートである。
【図４】従来の構成図である。
１…ｎ段ＰＮパターン発生器 ２…２／１セレクタ ３…比較・エラーカウント部 ４…デコード部 ５…フレームカウンタ ６…比較・同期保護部
Claims (1)
- 【請求項１】 ＰＮパターンを発生するＰＮパターン発
生部（１）と、印加された同期／非同期情報が、同期状
態を示す時は該ＰＮパターン発生部の出力を、非同期状
態を示す時は該ＰＮパターンと同一パターンを持つ入力
ＰＮパターンを選択し、該ＰＮパターン発生部の入力側
及び比較・エラーカウント部（３）に送出するセレクト
部（２）と、該入力ＰＮパターン中の特定パターンを検
出する度にデコード出力を送出するデコード部（４）
と、印加される該同期／非同期情報が、同期状態を示す
時は該デコード出力をマスクしてカウント動作を停止
し、非同期状態を示す時は初期状態からカウント動作を
開始し、該ＰＮパターンの周期と同一周期にてカウント
出力を送出するカウント部（５）と、該デコード出力と
該カウント出力の一致／不一致を検出し、検出結果が連
続して所定回数、継続すると同期情報／非同期情報を送
出する比較・同期保護部（６）とを備え、送信側から伝
送路を介してＰＮパターンを送出し、受信側にて入力Ｐ
Ｎパターンと該受信側内部で発生したＰＮパターンとの
位相を比較し、同期／非同期状態をチェックする誤同期
防止ＰＮチェッカーにおいて、 該ＰＮパターン発生部をｎ段で構成し、 該デコード部（４）とカウント部（５）と比較・同期保
護部（６）とで構成される同期回路（Ｓ１〜Ｓｎ）を、
（２n −１）個だけ入力ＰＮパターンに対して並列に配
置し、 該（２n −１）個の同期回路の出力を受ける（２n −
１）入力のＯＲゲート（７）を備え、 複数の異なるパターンについてそれぞれ同期確立と同期
外れの検出を行い、検出した全てのパターンで同期した
時に同期確立とし、１つでも同期外れが検出されたとき
同期外れと判断することを特徴とする誤同期防止ＰＮチ
ェッカー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23479192A JPH0685790A (ja) | 1992-09-02 | 1992-09-02 | 誤同期防止ｐｎチェッカー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23479192A JPH0685790A (ja) | 1992-09-02 | 1992-09-02 | 誤同期防止ｐｎチェッカー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685790A true JPH0685790A (ja) | 1994-03-25 |
Family
ID=16976448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23479192A Withdrawn JPH0685790A (ja) | 1992-09-02 | 1992-09-02 | 誤同期防止ｐｎチェッカー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685790A (ja) |
-
1992
- 1992-09-02 JP JP23479192A patent/JPH0685790A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |