JPH0687078B2 - モジュラ−電子タイマ− - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は、一般的には、外部装置のオン，オフをプログ
ラム処理するための指令信号を発生する型式の電子タイ
マーに関わり、更に具体的には、モジュール構成に適合
するように構成された電子タイマーに関わるものであ
る。

スイツチング操作をプログラム処理するため、従来、多
種多様なタイマーが開発されて来ている。従来のタイマ
ーの中には、基本的には電気機械式であつて、モータで
駆動される大型のデイスクを備え、このデイスクの回転
によつてデイスクの選択角度方向で周辺スイツチを開閉
させる方式のものもあり、また、基本的に電子式のもの
もある。

この種の電子タイマーを構成する周知の方法の１つは、
その記憶値と電子デジタル・クロツクによつて限定され
る電流の値との比較を行なう電子記憶装置を装備する装
置である。異なるスイツチング機能の各々に対して個々
に比較回路を構成するために、多数のスイツチング機能
をプログラム処理しなければならない条件下では多数の
回路網を必要とする。

上記の欠点に鑑み、従来、マルチプレクサを装備し、こ
れでサンプル操作を制御して遂次比較操作を時分割式比
較回路で実行する装置が提案されている。

マルチプレクサ方式に関しては、この方法の固有の欠点
として、起動・停止時間が複数の指令信号を発生する装
置内で決定されるため、その精度に問題があるというこ
とに注意しなければならない。特に、単一比較器を複数
の記憶装置で時分割処理する場合、複数の指令信号を同
時に発生させることができない。従つて、例えばある装
置の起動と別の装置の停止を同時に実施したい場合、マ
ルチプレクサ式タイマー自体ではこの目的を達成するこ
とができない。むしろ、一方の指令信号を他方の指令信
号により先に発生してやらなければならない。

前記の電子タイマーによって指令信号が発生されると、
電気的記憶値と電子ディジタル・クロックによって規定
される現在値との間の比較が行われる。比較が行われる
前に、電子クロック内のカウンタは順にその現在値へ変
わる。その結果、最高次のクロック・カウンタがその現
在値に達した後にのみ比較を行うことができる。電子ク
ロックのカウンタは順に増分し、リセットするので、電
子ディジタル・クロックによって規定される現在値を記
憶値と比較して指令信号を発生するのに必要な時間を最
小にすることはできない。

発明の要約 本発明は、デジタル・クロツクで定められる値と電子記
憶装置に記憶される値の比較を行なう１つまたは２つ以
上の比較回路を必要とする上述の従来技術による装置と
は異なるものである。本発明の構成により、電子ディジ
タル・クロック内のカウンタ間の時間遅延を除去し、同
時に指令信号を提供して、例えば一つの外部装置をオフ
にし別の外部装置をオンにすることができるという効果
が奏される。

構造上、本発明は共通バスを備える。回路手段の並列動
作により、一連のタイムスロットへ分割されるタイミン
グ間隔を規定する複数の並列パルス信号が発生され、共
通バスへ印加される。本発明に係るタイマーの好ましい
実施例においては、並列パルスが循環的であるモードを
含む数種の動作モードを選択することができる。

本発明はまた、重要なことだが、独立的に操作可能な複
数のデコーダを具備している。全デコーダが並列パルス
信号を連続的にモニターするために、これらのデコーダ
は共通バスに接続される。各独立操作可能なデコーダ
は、出力指令信号を発生させるように操作されるゲート
手段と、複数のタイムスロツトから選択された１つのタ
イムスロツト中、ゲート手段に出力指令信号を発生させ
るために共通バスからゲート手段への信号流路を完成す
る手動調整可能な手段とを具備する。

本発明の上述の並びにその他の有利な特徴については、
以下により詳細に説明され且つ付属の請求の範囲に記載
される通りである。

図面の簡単な説明 第１図は、本発明のモジユラー電子タイマーの正面図で
ある。

第２図は、本モジユラー電子タイマーの側面図である。

第３図乃至第11図は、それぞれ、モジユラー電子タイマ
ーのコントロール・センター・モジユールに組み込まれ
た回路のブロツクダイアグラムである。

第３図は、タイミング・パルスを発生する多重周波数発
生源を示している。

第４図は、被選択周波数クロツク信号を発生するスイツ
チング回路を示している。

第５図は、複数のサブレジスタから成るアキユムレータ
・カウンタを示している。

第６図及び第７図は、アキユムレータ・カウンタ用順序
制御回路の各部分を示している。

第８図は、スキツプ・デイジツト信号を発生する回路を
示している。

第９図は、第８図の回路と協働する回路を示している。

第10図は、共通バスとこれに接続しているコントロール
・センター・モジユールの回路を示している。

第11図は、コントロール・センター・モジユールの表示
回路を示している。

第12図は、代表的操作例を示すタイミング図である。

第13図は、独立したデコーダ・モジユール内のデコーダ
回路を示すブロツクダイアグラムである。

第14図は、パルス列発生の動作例を示すタイミング図で
ある。

詳細な説明 第１図及び第２図には、本発明の望ましい特徴を有する
モジユラー電子タイマー１を示してあるが、これは、コ
ントロール・センター・モジユール２と、少なくとも１
つのデコーダ・モジユール３から構成されている。以下
に詳細に説明してあるように、モジユラー電子タイマー
１内の回路は、付加的なデコーダ・モジユールを追加で
きるように構成されている。このため、コネクタ４及び
同５がデコーダ・モジユール３の側面パネル６に設けら
れている。コネクタ４及び同５を介して横並びに接続さ
れた各デコーダ・モジユール３は、コネクタ４を介し
て、ジュール間を貫通する共通バスによつて運ばれる複
数の並列なパルス信号、動作電力及び接地条件を受け取
る。コネクタ５は、外部装置を操作するための交流出力
電力を供給する。操作電力に関し、コントロール・セン
ター・モジユール２は、通常の設計の整流用、ろ波用、
及び制御回路から成る通常の直流電源（図示せず）を具
備する。

モジユラー電子タイマー１は、広範囲の機能を果たすこ
とのできるものである。この各種機能の大部分について
の詳細な説明は、モジユラー電子タイマー１内の回路の
基本的特徴を説明するまで延期するのが最善と考える
が、ここでは、モジユラー電子タイマー１の使用方法の
１つを示す紹介例について説明しておくのが適当だと考
える。従つて、ここでは、自家居住者がプール・ポンプ
を午前８時にオン、午後２時にオフにしたいと考える場
合に関し、モジユラー電子タイマー１によつて実行され
るタイミング機能について説明することにする。

プール・ポンプのオン・オフをこのスケジユールに基づ
いてプログラム処理しようとする場合、コントロール・
センター・モジユール２は、本明細書中で24時間周期モ
ードと呼ぶモードで操作されるのが適当である。このモ
ードでは、アキユムレータ・カウンタ（第５図）は、毎
分１パルス（ppm）の割合で増分され、且つ24時間毎に
周期的に同一状態に復帰する。アキユムレータ・カウン
タの発生する信号を利用して、コントロール・センター
・モジユール２の前面パネル８の表示装置７を制御す
る。個別の方法で、第10図に示す状態解読回路は、アキ
ユムレータ・カウンタに応答して、一連のタイムスロツ
トに分割された時間間隔を決定する上で協働する複数の
並列パルス信号を発生し、且つこの信号を共通バスに印
加する。このモードでは、時間間隔は24時間周期であ
り、タイムスロツトの持続時間は各々１分である。

デコーダ・モジユール３は、その中に、各々が並列パル
ス信号を連続的にモニターできる複数の独立操作可能な
デコーダを内蔵している。第１の独立操作可能デコーダ
には、10位置サムホイール・タイプのロータリー・スイ
ツチ9,10,11及び12が一列に並んだ状態で（DION）配備
されている。この例では、自家居住者は、これら４つの
サムホイール・スイツチを次のような方法で調整する。
スイツチ９を位置０に、スイツチ10を位置８に、スイツ
チ11を位置０に、そして、スイツチ12を位置０にそれぞ
れ設定する。一般に、サムホイール・スイツチの位置決
めは、本明細書中で「ピツクオフ・ポイント」と呼ぶも
のと定義する。この例で言えば、列DIONで決められるビ
ツクオフ・ポイントは0800である。

第２の独立操作可能デコーダには、一列の上記タイプの
スイツチ13,14,15及び16が配設されている。この例で
は、自家居住者は、これら４つのサムホイール・スイツ
チを下記の要領で調整する。スイツチを回して、スイツ
チ13を位置１に、スイツチ14を位置４に、スイツチ15を
位置０に、そしてスイツチ16を位置０にそれぞれ位置決
めする。この結果、ピックオフ・ポイントは1400時と決
定され、これは午後２時と同じことを意味する。実際の
動作においては、アキユムレータ・カウンタが午前８に
対応する状態に達した場合は常に、第１独立操作可能デ
コーダがプール・ポンプをオン状態にする出力指令信号
を発生し、アキユムレータ・カウンタが午後２時に相当
する状態に達した場合は常に、第２独立操作可能デコー
ダはプール・ポンプをオフ状態にする出力指令信号を発
生する。

再び第１図について述べると、前面パネル８にはまた複
数の手動制御可能なスイツチを配設してあり、まずこれ
らのスイツチについて説明することにする。スイツチ17
を設け、これによつて上記電流の直流出力（V1）とモジ
ユラー電子タイマー１のモジユール内のデイジタル回路
とを接続並びに遮断できるようにした。２位置スイツチ
18は、アキユムレータ・カウンタを所望の状態に設定し
ようとする場合にはSET ENABLE位置に設定され、アキユ
ムレータ・カウンタを自動的に増分したい場合にはRUN
位置に設定される。スイツチ19及び同20は、それぞれ押
し釦スイツチであつて、アキユムレータ・カウンタが所
望の状態に設定されている間に押すようにする。スイツ
チ19が押されている間、アキユムレータ・カウンタは、
スイツチ20が押された場合の速度よりも早い速度で状態
から状態への増分を行なう。表示装置７は、普通アキユ
ムレータ・カウンタに応答するから、時刻表示を行なう
ことができる。場合によつては、曜日に対応する数字を
表示することが望ましいこともあり、そのための信号は
第８図のレジスタから得られる。このため、押し釦スイ
ツチ21が配設されている。スイツチ22は押し釦スイツチ
であつて、第８図の上記レジスタをプリセツトする場合
に押す。スイツチ23及び24は、それぞれ押し釦スイツチ
であつて、下記に述べるリセツト操作用に使用される。
ロータリー・スイツチ25は、各極が５つの位置を有する
４極のモード制御スイツチであり、モジユラー電子タイ
マー１の５つの動作モードのうちから１つの動作モード
を選択するために手動調定される。本明細書中では、こ
れら５つのモードをカスケード、12時間周期、24時間周
期、時間間隔及び分間隔と呼ぶことにする。ロータリ・
スイツチ26を設けたことにより、使用者は３つの異なる
周波数から適宜選択してアキユムレータ・カウンタの増
分速度を制御できる。

さて、第３図に関し、コントロール・センター・モジユ
ール２内でタイミング・パルスを発生する多重周波数発
生源の働きをする回路について説明する。発振器30は、
水晶制御式とするのが望ましいが、方形波信号f0を発生
する。図示の例では、f0は10KHzの周波数を有する。

1/10分周カウンタ31は、f0によつてクロツクされて1KHz
の周波数を有する方形波から成る信号f1を発生する。こ
の種のカウンタとして使用するのに適した集積回路は、
CMOS 4018Bシリーズのプリセツト可能な1/N分周カウン
タである。多数の会社がピン番号に関する工業標準規格
に基づいてこの種の集積回路を製造している。第３図
は、この種のピン番号と、1/10分周カウンタを得るため
にはカウンタ31のピンに為される接続とを示している。

別の1/10分周カウンタ32は、クロツク信号の形でf1を受
け取り、100Hzの周波数を有する方形波から成る信号f2
を発生する。別の1/10分周カウンタ33はクロツク信号の
形でf2を受け取り、周波数10Hzの方形波である信号f3を
発生する。別の1/10分周カウンタ34は、クロツク信号の
形でf3を受け取り、周波数1Hzの方形波である信号f4を
発生する。別の1/10分周カウンタ35は、クロツク信号の
形でf4を受け取り、クロツク信号の形で1/6分周カウン
タ36に印加される信号を発生する。望ましくは、1/6分
周カウンタ36もまた、ピンが図示のように接続されてい
るCMOS 4018Bシリーズプリセツト可能な1/N分周カウン
タであるのがよい。1/6分周カウンタ36の出力信号は、
周波数1ppmの信号f5である。カウンタ35及び同36は、そ
の他の図面に関し以下に述べる幾つかの動作工程中これ
らのカウンタをリセツト状態にするSET ENABLE（セツト
起動）信号を受け取るように接続されている。

第４図は、ACC（アキユムレータ・カウンタの頭辞語）
信号を発生する回路を示している。２入力ANDゲート40
を設け、その一方の入力はf3信号を受信するように接続
し、他方の入力はスイツチ19に接続してある。スイツチ
19を押さない限り、ANDゲート40から発生される出力信
号は「偽」であり、即ち０レベルに止まり続ける。スイ
ツチ19の閉成中、従つてANDゲート40の一方の入力がV1
（望ましくは、＋12ボルト）に接続中は、ANDゲート40
の出力信号はf3信号の複写である。即ち、該出力信号
は、f3信号と概ね同相の10Hz方形波である。

２入力ANDゲート41を設け、その一方の入力はf4信号を
受け取るように接続し、他方の入力はスイツチ20に接続
してある。スイツチ20の閉成中は、ANDゲート41から発
生される出力信号はf4信号の複写であり、そうでない場
合は、０レベルのまゝである。ORゲート42を配設し、こ
れをANDゲート40及び同41の出力信号を受け取るように
接続してある。スイツチ19もスイツチ20も閉じられてい
ない場合、Ｒゲート42の出力信号は、連続的に０レベ
ルに止まり続ける。スイツチ19を閉じた場合、Ｒゲー
ト42の出力信号はf3信号の複写となる。スイツチ20を閉
じた場合、NORゲート42の出力信号は、f4信号の補数と
なる。NORゲート43は、Ｒゲート42の出力信号を受け
取るとともに全体を44で示したラツチ回路から発生され
るZDS信号を受け取る。このZDS信号は、スイツチ18が第
４図の位置にある間中は０レベルにある。NORゲート45
は、その一方の入力をNORゲート43の出力に接続し、出
力としてACC信号を発生する。

NORゲート45の他方の入力信号は、NORゲート46から受信
される。NORゲート46は、ラツチ回路44からZDR信号を受
け取るとともにORゲート47から別の信号を受け取る。ス
イツチ18が第４図に示す位置にある限り、ZDR信号は１
レベルであり、従つてNORゲート46の出力を強制的に０
レベルに保持する。他方、スイツチ18が反対位置にある
場合は、ZDR信号は０レベルにある。これによつて、OR
ゲート46は、その別の入力部でORゲート47から受け取る
信号の補数に自からの出力を結合する。

ANDゲート49は２つの入力を具備し、一方の入力はf2信
号を受け取るように接続され他方の入力はスイツチ26の
３個のスイツチ接点のうちの第１接点26−１に接続され
ている。スイツチ26が第４図に示す位置にある場合は、
スイツチ26の極が第１接点26−１をV1に接続し、従つて
ANDゲート49の出力信号がf2信号の複写となる。スイツ
チ26が他のどの位置にあつても、ANDゲート49の出力信
号は常に０レベルのままである。

ANDゲート50は、２つの入力を具備し、一方はスイツチ2
6のスイツチ接点のうちの第２接点26−２に接続し、他
方はf4信号を受信するように接続する。ANDゲート51
は、２つの入力を具備し、一方はスイツチ26の第３接点
26−３に接続し、他方は信号f5を受け取るように接続す
る。以上の説明から判るように、ORゲート47の出力信号
は、スイツチ26の位置に応じて100Hzの方形波が、1Hz方
形波が、1ppm方形波かのいずれかとなる。

第５図には、４つのサブレジスタ55,56,57及び58を示し
てあるが、これらは、その他の図中に示した順序回路の
制御下で協働してアキユムレータ・カウンタを構成す
る。適当な集積回路としては、CNOS4518シリーズのデユ
アルアツプ・カウンタがある。図示の実施例では、この
種のデユアルアツプ・カウンタの１つをサブレジスタ55
及び同56用に用い、もう１つをサブレジスタ57及び同58
に対して使用する。このデユアルアツプ・カウンタの各
半分は、２進化10進（BCD）のカウントを行なうように
作られており、また、リセツト信号を受け取る場合を除
いて、BCDのデイジツト０乃至９までを周期的にカウン
トすることにより、そのクロツク入力に印加される一連
の正エツジに応答する。

動作に際しては、サブレジスタ56乃至58の状態はそれぞ
れ、本明細書中で１の位の数字，低位;10の位の数字，
低位:1位の数字，高位；及び10の位の数字，高位と称す
るものを決定する。該用語に関する説明の都合上、モー
ド制御用のロータリー・スイツチ25が24時間周期モード
にある場合を想定されたい。このモード状態では、１の
位の数字及び10の位の数字は、時間（hour）の内の分
（minutes）、即ち時間（hours）より低位の分（minute
s）を決めるのに関係がある。同様に、１の位の数字及
び10の位の数字は、１日のうちの時刻を決めるのに関係
がある。

この点については更に、モード制御用のロータリー・ス
イツチ25が時間間隔モードにある場合を想定されたい。
このモード状態では、サブレジスタ55及び同56の状態は
当該時間間隔内の一定の分内に経過した秒数に対応し、
サブレジスタ57及び同58の状態は当該間隔中に経過した
分の数に対応する。前例と同様、この場合にも、低位及
び高位（この場合は、秒及び分）があり並びに各々に対
し１の位の数字及び10の位の数字がある。

この４つのサブレジスタは、各々４つの出力信号を発生
する。説明の都合上、この４つの信号に下記のような名
称を付けてある。サブレジスタ55から発生される４つの
信号の各々には、その名称の接頭語部の形で頭文字UDL
（即ち、１の位の数字，低位）が含まれている。これら
の名称の接尾語Q0,Q1,Q2及びQ3は、当業者であれば、カ
ウント段出力の標準的呼称であることは容易に理解でき
る所である。集合的に、この４つの信号をUDLS信号と呼
ぶ。サブレジスタ56から発生される４信号の各々には、
その名称の接頭語部の形で頭文字TDL（即ち、10の位の
数字，低位）が含まれている。ここでもまた、接尾語は
カウント段出力の標準的呼称である。集合的に、この４
信号をTDLS信号と呼ぶ。サブレジスタ57から発生される
４の信号の各々には、その名称の接頭語部の形で頭文字
UDH（即ち、１の位の数字，高位）が含まれている。接
尾語は、ここでもまたカウント段出力の標準的呼称であ
る。集合的に、この４信号をUDDH信号と呼ぶ。サブレジ
スタ58から発生される４信号の各々には、その名称の接
頭語部の形で頭文字TDH（即ち、１の位の数字，高位）
が含まれている。接尾語は、ここでもまたカウント段出
力の標準的呼称である。

各サブレジスタは、ACC信号を受け取るように接続され
たクロツク入力を有している。ACC信号の各正エツジに
よつて、サブレジスタ55は増分操作される。他方、サブ
レジスタ56、57及び58は、それぞれのレジスタの起動入
力に印加される入力信号が１レベルである間に発生する
ACC信号の正エツジに対してのみ増分操作される。サブ
レジスタ56の場合、この入力信号はEITDLR（起動増分,1
0の位の数字，低位レジスタを意味する頭文字）信号で
ある。サブレジスタ57の場合、該信号はEIUDHR信号であ
り、サブレジスタ58の場合はEITDHR信号である。これら
の信号、並びにリセツト用にサブレジスタに加えられる
その他の幾つかの信号の発生に関わる回路については、
その他の図面に関連して後述する。

第６図に示すように、ANDゲート60は、UDLQ0信号及びUD
LQ3信号を入力信号として受信しEITDLR信号を発生す
る。従つて、サブレジスタ55に記憶されるビツトの10進
値が９に等しい場合はいつでも、EITDLR信号は１レベル
にあり、その結果サブレジスタ56は、ACC信号の次続正
エツジに応答して増分操作され得る。

ANDゲート61は、４つの入力信号を受け取る。即ち、EIT
DLR信号と、TDLQ2信号と、TDLQ0信号と、本明細書中でR
X60Lと呼ばれる信号である。用語「RX60L」は、基数（R
ADIX）60,低位を意味する頭文字である。この信号は、
モード制御用のロータリー・スイツチ25がコントロール
・センター・モジユール２を次の３つのモード、即ち24
時間周期、12時間周期、及び時間間隔のいずれかに配置
できる位置にある場合、レベル１にある。これら３つの
モードのいずれにおいても、サブレジスタ55及び同56
は、基数60の数システムに従つてカウントする。即ち、
サブレジスタは、10進値59の直後10進値00に復帰する。
ANDゲート61から発生される信号をxx59と呼ぶことにす
る。この信号は、上記３モードのいずれか１つのモード
中においてサブレジスタ55,56から発生される信号が10
進数の59を与える場合はいつでもレベル１にある。

インバータ62はxx59信号の補数を発生し、この補数は、
Ｄ型フリツプフロツプ63の直接セツト入力に印加され
る。Ｄ型フリツプフロツプとしては、CMOS 4013Bシリー
ズのデユアルＤフリツプフロツプの半分が適している。
Ｄ型フリツプフロツプ63の出力からはRTDL信号が発生
され、この信号は、第５図に示すように、サブレジスタ
56のリセツト入力に印加される。Ｄ型フリツプフロツプ
63は、RUDL信号がレベル１の場合常にリセツトされる。
Ｄ型フリツプフロツプ63は、xx59信号がレベル０である
場合にACC信号の正エツジによつてセツトされる。

同様に第６図に示してあるようにEIUDHR信号ANDゲート6
4,65及びORゲート66を含む一群のゲートから発生される
信号である。ANDゲートはxx9x信号を発生するが、この
信号は、サブレジスタ56に記憶されるビツトの10進値が
９に等しい場合は常に１レベルである。ANDゲート65か
ら発生されるxx99信号は、サブレジスタ55及び56に記憶
されるビツトの10進値が99に等しい場合１レベルにある
信号である。この状態は、カスケード・モードか分間隔
モードのいずれかの動作工程中に生じる。低位数字に対
する基数60のカウントに関係するその他のどのモードで
あつてもその動作工程においては、xx59信号は、上記ビ
ツトの100進値が59に等しい場合１レベルにある。以上
の説明から、EITDLR信号は、上記状態のいずれにおいて
も１レベルにあることが判る。

EITDHR信号は、タンデム接続のANDゲート67及び同68か
ら成るゲート構成によつて発生される。ANDゲート67か
ら発生されるx9xx信号は、サブレジスタ57に記憶された
ビツトの10進値が９に等しい場合は常に１レベルにある
信号である。EITDHR信号は、EITDHR信号とx9xx信号とが
共に１レベルにある場合は常に１レベルにある。

さて、第７図について説明する。本図の順序制御回路
は、サブレジスタ57のリセツトに使用されるRUDH信号の
発生に関係するものである。３入力ANDゲート70から発
生されるHE12（12に等しい高位数字を意味する頭文字）
信号は、12時間周期モード（信号12Mが１レベルにある
状態）中、サブレジスタ58及び同57に記憶されるビツト
の10進値がそれぞれ１及び２に等しくなつた場合に常に
１レベルである。３入力ANDゲート71はHE24（24に等し
い高位数字を意味する頭文字）信号を発生するが、この
信号は、24時間周期モード（信号24Mが１レベルにある
状態）中、サブレジスタ58及び同57に記憶されるビツト
の10進値がそれぞれ２及び４に等しくなつた時にはいつ
でも１レベルにある信号である。

ORゲート72とインバータ73は、タンデム接続していてIF
RI（禁止フリツプフロツプ・リセツト１を意味する頭文
字）信号を発生する。このIFRI信号は、Ｄ型フリツプフ
ロツプ74の直接セツト入力に印加される。Ｄ型フリツプ
フロツプ74のＤ入力は接地され、その直接リセツト入力
はRUDL信号を受け取り、該Ｄ型フリツプフロツプ74はAC
C信号によつてクロツクされ、そしてそのＱ出力はRUDL
信号を発生する。

さて、ここで次のような動作順序を検討してみることに
しよう。12時間周期中のある時点でアキユムレータ・カ
ウンタの４つのサブレジスタに記憶されるビツトの10進
値が1159であるとする。この時点で、IFR1信号は、１レ
ベルにあり、従つてＤ型フリツプフロツプ74がそのセツ
ト状態に止まるように強制することになる。ACC信号で
決められる第１後続クロツク・パルスによりアキユムレ
ータ・カウンタが増分して1200になる。これに応答し
て、IFR1信号は０レベルに変換する。２番目に後続する
この種のクロツプ・パルスによつて、Ｄ型フリツプフロ
ツプ74はリセツト状態になり、従つてRUDH信号は１レベ
ルに変わる。これによつて直接にはサブレジスタ57がリ
セツトされ、間接的には（ORゲート75を介して）サブレ
ジスタ58がリセツトされる。この第２後続クロツク・パ
ルスによつて、またアキユムレータ・カウンタが増分操
作される。以上のことから、この順序は1159から1200そ
して0001までのカウント動作に関係することが明らかで
ある。0001までカウントすると、IFR1信号は１レベルに
戻る。24時間周期中も同様の操作が行なわれる。即ち23
59から2400そして0001までのカウントが行なわれる。

引き続き第７図について説明する。本図のANDゲート75
は、HE59（59に等しい高位数字を意味する頭文字）信号
を発生する。インバータ77は、この信号を反転してIFR2
（禁止フリツプフロツプ・リセツト２を意味する頭文
字）信号を発生する。このIFR2信号は、Ｄ型フリツプフ
ロツプ78の直接セツト入力に加えられる。Ｄ型フリツプ
フロツプ78のＤ入力は、その直接リセツト入力と共に接
地されている。このフリツプフロツプはACC信号によつ
てクロツクされ、そしてその出力はRTDH信号を発生す
る。さて、次の動作順序を検討する。

分間隔モードでの動作中のある時点で、アキユムレータ
・カウンタの４つのサブレジスタに記憶されるビツトの
10進数が5999であるとする。これは、もちろん、当該分
間隔中で59秒と１秒の100分の99だけの時間が経過した
ことを意味する。この時点で、HE59信号は、１レベルに
ある。なぜなら、ANDゲート76に加えられる４つの入力
信号（TDHQ0,TDHQ2,EITDHR,及びRX60H）が総て１レベル
にあるからである。HE59信号の補数であるIFR2信号は、
０レベルにあり、従つて、Ｄ型フリツプフロツプ78がリ
セツトされないように禁止する機能を果たさない。後続
のクロツク・パルスが上記のリセツトを惹き起こし、そ
の結果、RTDH信号が１レベルに変わる。このクロツク・
パルスによつて増分操作も生じ、両者の組み合わせ効果
により、5999から0000にカウント状態が変わる。これと
同様の動作は、時間間隔モードにおいても発生する。該
モードでは、カウント状態は、5959（即ち、59分と59
秒）から0000に進む。

更に第７図について説明する。ここでは、本図のRUDL信
号の発生に関わる回路について説明を加える。ANDゲー
ト79は、次の３つの信号、即ちCM,SET,ENABLE,及びMR
（手動リセツトを意味する頭文字）を受け取れるように
接続されている３つの入力部を具備する。ANDゲート79
から発生される出力信号が１レベルであるためには、次
の条件が必要である。１つ目の条件は、モード制御スイ
ツチ25がカスケード・モード用位置に調整されているこ
とであり、２つ目の条件は、スイツチ18が、アキユムレ
ータ・カウンタのプリセツトを可能にする位置に調整さ
れていることであり、最後は、押しボタン・スイツチ24
を押さなければならないということである。ここで、NO
Rゲート80とインバータ81がタンデム接続しているか
ら、RUDL信号は、ANDゲート79から発生される出力信号
が１レベルである時にはいつでも１レベルにあることに
なる。

RUDL信号は、また、後にデコーダ・モジユール３に関し
て説明するスイツチによつても制御されうるものであ
る。この点に関わるモジユール２内の回路には、ANDゲ
ート82が含まれている。簡単に言えば、本装置がカスケ
ード・モード状態で作動している間には、信号（FBR）
がANDゲート82に帰還してRUDL信号を１レベルに変える
ことができる。

さて、第８図及び第９図について説明する。本発明の望
ましい実施例の特に有利な特徴に基づき、コントロール
・センター・モジユール２の中にはスキップ・デイジツ
ト信号（SDS）を発生する回路が具備されている。SDS信
号は、デケードカウンタ85（第８図）から発生される４
つの並列信号、即ちSDQ1乃至SDQ4によつて決定される。
この種のデケードカウンタとしてはCMOS 4160Bシリーズ
の集積回路が適例である。カウンタ85は、種々なモード
状態の全体に亘る動作の中で種々な役割を果たす。例え
ば、本装置を24時間周期モードか12時間周期モードのい
ずれかで操作する場合は、曜日を記憶し、他方、時間間
隔モードまたは分間隔モードの場合には、それぞれその
モード中に経過する時間数または分数を記憶する。広義
には、何れのモードにおいても、該カウンタ85はアキユ
ムレータ・カウンタの延長部を構成する。

カウンタ85用のクロツク信号は第９図に示す回路から発
生される。ANDゲート86は３つの入力端子を具備し、そ
のうちの１つは、押し釦スイツチ22に接続し、別の入口
端子は、押し釦スイツチ21に接続し、そして残りの入力
端子は、SET ENABLE信号を受け取るように接続してい
る。SET ENABLE信号が１レベルにある間に両押し釦スイ
ツチを押した場合、ANDゲート86の出力信号MSC1は、１
レベルになる。インバータ87,NORゲート88及びORゲート
89の接続状態は第９図に示す通りであるから、SROL信号
は、MCS1信号が１レベルにある間、f4信号の補数にな
る。その他の場合には、SRCL信号はACC信号の複写にな
る。

レジスタ85（第８図）は、２つのカウント可能化入力
（TE及びPE）を具備し、それぞれインバータ90の出力端
子に接続している。インバータ90の入力端子は、NORゲ
ート91の出力に接続している。従つて、NORゲート91か
ら発生される出力信号が０レベルにある時にはいつで
も、カウンタ85は増分動作によりSRCL信号の正エツジに
応答できるようになる。

このような使用可能状態が発生する状況の１つは、24時
間周期モードである。特に、ANDゲート92とANDゲート93
とは、アキユムレータ・カウンタが2359を示す時に上記
カウント可能化状態を与えるように接続されている。従
つて、次に後続クロツク・パルスが２つ発生すると、ア
キユムレータ・カウンタが2400に、次に0001に変わる。
これは新しい日の最初の分である。また、この過程中、
カウンタ85は、増分されて曜日を記憶する。

別な状況は、時間間隔モード及び分間隔モードに関係が
ある。この両モードのいずれの場合においても、第７図
に関し既述したように、HE59信号は、アキユムレータ・
カウンタがフルカウント（即ち、時間間隔モードでの59
59かまたは分間隔モードでの5959）になつた場合に１レ
ベルになる。従つて、次の後続クロツク・パルスは、ア
キユムレータ・カウンタとデケードカウンタ85の双方に
影響を与えることになる。

もう１つの状況は、12時間周期モードに関係がある。特
に、ANDゲート94、ANDゲート95、Ｊ−Ｋ型フリツプフロ
ップ96は、１日のある12時間部から次の12時間部へのア
キユムレータ・カウンタの循環運動に付随して上記カウ
ント可能化状態を与えるように接続されている。

ANDゲート94は、次の４つの入力信号、つまり、TDHQ0,U
DHQ0,EIUDHR及び12Mに応答して1159信号を発生する。11
59信号が１レベルに変わつた後、次の後続クロツク・パ
ルスは、その状態が午前（AM）または午後（PM）に対応
しているフリツプフロツプ96を循環させる。

カウンタ85の順次増分動作は、10進数の１が日曜日に、
10進数の２が月曜日に、という具合に対応するようにな
つているコードに基づいて曜日を記憶できる状態で実行
される。図示の実施例では、カウンタ85のLOAD入力に制
御信号を供給し、その結果、10進数字７から10進数字１
にリサイクルが生じるように、ANDゲート98とインバー
タ99とが図に示すように接続されている。

さて、第10図について説明すると、本図は、コネクタ４
並びに該コネクタ４に接続されたコントロール・センタ
ー・モジユール２内の回路の詳細を図示している。当該
回路の一部は、４つのBCD-10進デコーダ101,102,103及
び104から成る状態解読回路に係わるものである。この
４個のBCDデコーダとしては、それぞれCMOS 4028Bシリ
ーズのBCD-10進デコーダが適している。

BCDデコーダ101は、サブレジスタ58（第５図）の状態を
解読するもので、そのため、入力信号としてTDHQ3,TDHQ
2,TDHQ1及びTDHQ0信号を受け取る。なお、これらの信号
は、集合的にTDHS信号を構成する。BCDデコーダ101は、
共通バスCB1乃至CB10に接続される10個の出力を具備す
る。これらは、組み合つた状態で一連のタイムスロツト
に分割された時間間隔を限定する。これら10個のパルス
信号を本明細書中ではPSTH0（PSTHは、時間の10位のパ
ルス信号を意味する頭文字である。）乃至PSTH9と呼ぶ
が、これで10中１のコードを決定する。即ち、時間に関
しどの時点においても、これら10個のパルス信号のうち
の１つは１レベルにあり、残りの信号がすべて０レベル
にあるようにされる。

BCDデコーダ102は、サブレジスタ57（第５図）の状態を
解読するもので、そのため、集合的にはUDHS信号を構成
する４つの信号を入力信号の形で受け取る。BCDデコー
ダ103は、サブレジスタ56（第５図）の状態を解読する
もので、そのため、集合的にはTDLS信号を構成する４つ
の信号を入力信号の形で受け取る。BCDデコーダ104は、
サブレジスタ55（第５図）の状態を解読するもので、そ
のため、集合的にはUDLS信号を構成する４つの信号を入
力信号の形で受け取る。BCDデコーダ101と同様、BCDデ
コーダ102,103,及び104は、それぞれ10個の並列パルス
信号を共通バスの対応線に印加する。こうして、BCDデ
コーダ102によつて印加された10個の信号をPSUH0乃至PS
UH9と呼ぶ。同様に、BCDデコーダ103によつて印加され
た10個の信号をPSTM0乃至PSTM9と呼ぶ。同様に、BCDデ
コーダ104によつて印加される信号をPSUM0乃至PSUM9と
呼ぶ。以上を要約すると、アキユムレータ・カウンタ用
の４個の状態解読デコーダは、共通母線CB1乃至CB40に
対し40個の並列パルス信号を印加するということにな
る。

上記40個の並列パルス信号の典型的な状態の例は、以下
の通りである。アキユムレータ・カウンタに記憶された
ビツトの10進値が1159である場合、次の４つのパルス信
号、即ち、PSTH1,PSUH1,PSTM5及びPSUM9は、１レベルに
ある。上記パルス信号の残りの36個の信号は、それぞれ
０レベルにある。例えば、24時間周期モードでは、次の
接続クロツク・パルスによつて、アキユムレータ・カウ
ンタは増分動作を実行して1200になる。この状態を解読
すると、次の４個のパルス信号、即ちPSTH1,PSUH2,PSTM
0及びPSUM0は１レベルにあり、残りの36個のパルス信号
の各々は０レベルにある。

別のBCDデコーダ105は、カウンタ85（第８図）の状態を
解読するためのもので、そのため、入力信号として集合
的にはSDS信号を構成する４つの信号を受け取る。BCDデ
コーダ105は、共通母線41乃至47に接続される７個の出
力を具備する。これら７つの母線は、本明細書中でPSSD
1乃至PSSD7と呼ぶ７つの信号を運ぶ。24時間周期モード
か12時間周囲モードの何れかでは、これら７つの信号
は、曜日を表わすようにコード化される。適例を示す
と、日曜日を日番号１とし、土曜日を日番号７とするの
がよい。従つて、日曜日には、信号PSSD1が１レベルに
あり、信号PSSD2乃至PSSD7は０レベルにある。

図示の実施例では、共通バスは、更に以下の信号を運ぶ
線CB48乃至CB54を含む。これらは、AMP（AMプライムを
意味する頭文字）、PMP（PMプライムを意味する頭文
字）,FBR（フイードバツク・リセツトを意味する頭文
字）,CM,ZF1（禁止用ゼロを意味する頭文字）,MSTR（マ
スター・リセツトを意味する頭文字），及び12MP（12時
間モード・プライムを意味する頭文字）である。インバ
ータ106は12M信号を反転し、バツフア107及び108は、そ
れぞれ、第66図及び第８図に関して既述した、AM信号及
びPM信号を複写してプライム信号を発生する。２入力NO
Rゲート109は、MSTR信号を発生する。一方の入力端子
は、スイツチ18（第４図）から発生されるSET ENABLE信
号を受け取るよう接続されており、もう一方の入力端子
は押し釦スイツチ23に接続している。

さて、第11図は、表示装置７（第１図）の制御に関わる
回路の詳細を示している。即ち、第11図には回路装置11
1の詳細が示されている。なお、他の３つの回路装置11
2,113及び114は、内部構造が回路装置111と同じである
から、第11図では回路装置111の内部構造のみを詳細に
示してある。これらの回路装置の各々の中には、回路装
置111で具体的に示してあるように、BCD-7セグメント・
ドライバ115が具備されている。このドライバとして
は、CMOS4511Bシリーズの集積回路が適例である。

回路装置111のドライバ115は、集合的にはTDHS信号を構
成する４つの信号を入力信号の形で受け取る。ドライバ
115は、数字を表わすマトリクスの形に構成された適当
な発光ダイオード（LED）を選択的に励起するための７
個の出力を具備する。ドライバ115は、f2G信号と呼ばれ
る信号を受け取るための消去入力を具備する。

このf2G信号は、インバータ116とAND回路117から成るゲ
ート回路から発生される。インバータ116はスイツチ21
（第９図）に現われるDD（日の表示の頭文字）信号を入
力信号として受け取り、DDP信号を発生する。ANDゲート
117は、DDP信号とf2信号を入力信号として受け取り、f2
G信号を発生する。従つて、f2G信号は、f2の複写（押し
釦スイツチ21が押されていない場合）であるか、０レベ
ル（押し釦スイツチ21が押されている場合）のまゝであ
るかのいずれかである。ここで、図示の実施例ではf2の
周波数が100Hzであることを想起して頂きたい。従つ
て、ドライバ115は、表示装置７（第１図）の時間部の1
0の位の数字に対してLEDを駆動している間100Hzの割合
でオンされたり、オフされたりする。表示装置７を曜日
の表示に使用している間は、ドライバ115はオフ状態で
ある。

回路装置112及び同113は、それぞれ時間の１の位の数字
及び分の10の位の数字に対し回路装置111と同じ機能を
果たす。また、曜日表示中はいずれもオフになる。

回路装置114は、分の１の位の数字を表示する機能か曜
日を表示する機能の何れかを果たす。これは、入力信号
として、（図示されていないその内部ドライバの消去入
力に対して）f2と、選別回路118から発生される出力信
号とを受け取る。この種選別回路としては、CMOS4519B
シリーズのデータ・セレクタが適例である。

選別回路118の出力は、DD信号及びDDP信号のレベルに応
じてUDLS信号の複写がSDS信号の複写のいずれかであ
る。

表示装置７は、更に時間の数字と分の数字を分離するコ
ロンのように見える状態でパネル８に位置付けられてい
る一対のLED119及び120を具備する。全体を121で示した
通常の回路は、f4（1Hz方形波）信号を受け取り、これ
に応答してLED119及び120をオン、オフ状態に駆動す
る。

別の一対のLED121及び122が、午前か午後かを表示する
ために用意されている。全体を123で示した通常の駆動
回路が、AM信号、PM信号及び12M信号に基づいてLED121
及び122を制御する。

さて、第13図について説明すると、本図は、デコーダ・
モジユール３内のデコーダ回路を示している。図示の実
施例では、デコーダ・モジユール３には６つの独立操作
可能なデコーダが含まれていて、これらは３つのグルー
プD1,D2及びD3にまとめられ、各グループにはON−指令
デコーダ１個とOFF−指令デコーダ１個が含まれてい
る。ON−指令デコーダとOFF−指令デコーダとから成る
各対は、構造上並びに操作上全く同じである。従つて、
本明細書中では上記のうちの一対、即ちD1についてのみ
図示並びに説明することにした。

第13図に示すように、ON−指令デコーダDIONは、本明細
書中でONC1（ON−指令１を意味する頭文字）と呼ぶ信号
を発生するように操作されうるゲート手段を備えている
と共に、共通バスから関連のゲート手段への複数の信号
流路を構成して、ONC1信号を被選択タイムスロツトの間
１レベルにすることができるよう、手動調整可能な手段
即ちサムホイール・スイツチ9,10,11及び12を備えてい
る。同様に、OFF−指令デコーダD10FFは、本明細書中で
OFFC1と呼ぶ信号を発生するように操作されうるゲート
手段を備えていると共に、共通バスから関連のゲート手
段への複数の信号流路を構成してOFFC1信号を被選択タ
イムスロツトの間１レベルにすることができるよう、手
動調整可能な手段即ちサムホイール・スイツチ13,14,15
及び16を備えている。

ANDゲート131は、それぞれ、スイツチ９乃至12の４つの
極9P,10P,11P及び12Pに接続している４つの入力端子を
具備する。ANDゲート131は、本明細書中でON1TS（ON1タ
イムスロツトを意味する頭文字）と呼ぶ信号を発生す
る。ON1TS信号は、被手動選択タイムスロツト中は、１
レベルにある。例えば、スイツチ９乃至12を調整して第
13図の位置に配置した場合、被選択タイムスロツトは、
アキユムレータ・カウンタが数字0230を定める時間と同
一の広がりを有することになる。

ON1TS信号及び他の３信号は、ANDゲート132の入力に加
えられる。この３信号とは、ZFI信号とSFPC（スキツプ
流路完了を意味する頭文字）と呼ばれる信号と、12FPC
（12時間流路完了を意味する頭文字）と呼ばれる信号の
ことである。

SFPC信号は、ORゲート133から発生される。ORゲート133
に印加される入力信号の１つは、CM信号である。従つ
て、本装置をカスケード・モードで操作する場合は常
に、SFPC信号は１レベルにある。ORゲート133のうちも
う１つの入力信号は、７個の単極単投（SPST）スキツプ
・スイツチ134−１乃至134−７の７つの接点の接合部か
ら受け取られる。これらのスイツチもまた第１図に、即
ちモジユール３の前面パネルの左側下方隅部に示してあ
る。スイツチ134−１は、閉成時、PSSD1信号をORゲート
133に供給する。このスイツチをオフにするとPSSD1は供
給されず、その結果ANDゲート132から発生される出力信
号は、たとえスキツプ・デイジツト信号SDSがデイジツ
ト１を定めても、１レベルに変わることはない。この特
徴の利点の１つは、ON−指令信号を特定の日に発生すべ
きか否かを使用者が制御できるということである。残り
のSPSTスイツチ134−２乃至134−７もまた同種の機能を
果たす。

ZFI信号をANDゲート132に加えるようにしたため、アキ
ユムレータ・クロックがプリセツトされている場合並び
に使用者がマスター・リセツト・スイツチ23を押してい
る場合には、ON−指令の発生が禁止される。

12PFC信号は、ANDゲート132に加えられて上記のものと
類似のスキツプ機能を果たす。具体的には、12FPC信号
はORゲート135から発生され、また当該ORゲート135の入
力信号の１つは、12MP信号である。従つて、本装置を12
時間周期モード以外の４モードの何れで操作しても、そ
の間中、12FPC信号は１レベルにある。12時間周期モー
ドでの操作中は、12FPC信号の値は、２つのSPSTスイツ
チ136及び同137によつて制御される。スイツチ138は、A
NDゲート131から発生される出力信号をラツチ回路139に
印加すべきか否かを手動で制御するために用意されてい
る。ラツチ回路としては、４進ラツチ即ちCMOS 4043Bシ
リーズの集積回路の４分の１が通例である。

OFF−指令デコーダD1OFFに関わるゲート手段は、４つの
入力を備えたANDゲート140から成り、各入力は、スイツ
チ13乃至16の極13P,14P,15P及び16Pに接続している。AN
Dゲート140から発生される出力信号OFF1TSは、３入力OR
ゲート141の入力のうちの１つに加えられる。他の２つ
の入力は、MSTR信号及び外部リセツト信号を受け取るよ
うに接続されている。ORゲート141の出力は、ラツチ回
路139のリセツト入力に接続している。

ラツチ回路139の出力は、リレー・コイル143に切り換え
可能な状態で接続しているトランジスタ駆動回路142に
接続している。リレー接点143−Ｃを使用して、プール
・ポンプなどのような外部装置への電力供給を切り換え
ることができる。

スイツチ144は、ANDゲート140の出力をANDゲート82（第
７図）の入力に選択的に接続するために設けられてい
る。これに関する信号をFBR信号と呼ぶことにする。

LED145は、リレー・コイル143と並列回路を構成するよ
うに接続されていて、外部制御される装置が電力を受け
取つているか否かを視覚的に表示する。

第12図について説明する。本図は、モジユラー電子タイ
マー１を用いて外部装置を時間に関し所望の時点でオン
・オフ状態にする際の代表的操作例を示している。この
例では、外部装置を午前10時にオン状態に、午前10時11
分にオフ状態にするようにしてある。この場合、前面パ
ネルに取り付けられた各種スイツチの状態は、次の通り
である。スイツチ17はON位置にあつて内部回路に操作電
力を供給する。スイツチ18は、RUN位置にあつてアキユ
ムレータ・カウンタの自動増分を行なわせる。スイツチ
19乃至24は、それぞれ本例とは関係のない機能の初期設
定を行なうために設けられた押し釦型スイツチであり、
ここでは押す必要がない。モード制御用ロータリー・ス
イツチ25は12時間周期モードの位置に設定される。スイ
ツチ26は、1ppmをクロツク速度として選択する位置にあ
る。スイツチ138は、AUTO位置にある。スイツチ９乃至1
2は、オン指令始動時間として10:00を選択する位置にあ
る。スイツチ13乃至16は、オフ指令始動時間として10:1
1を選択する位置にある。SPSTスイツチ134は、それぞれ
閉じられている。外部装置のプログラム化操作に対し午
後ではなくて午前を選択するために、SPSTスイツチ136
が開き、SPSTスイツチ137が閉じる。

第12図の左側に示してあるように、午前９時59分では、
並列パルス信号PSTH1,PSUH0,PSTM0,及びPSUM0はそれぞ
れ０レベルにある。アキユムレータ・カウンタが次続の
クロツク・パルスによつて増分されると、この４信号
は、それぞれ１レベルになる。従つて、デコーダD1ONの
ANDゲート131から発生されるON1TS信号も、１レベルに
変わる。更に、ラツチ回路139がリセツトされ、トラン
ジスタ駆動回路142がリレー・コイル143を励起する。こ
れによつて、リレー接点143Cは、午前10時で閉じ、ラツ
チ回路139のセツト状態が続く限り閉じたまゝである。

午前10時10分では並列信号PSTH1,PSUH0及びPSTM1は、そ
れぞれ１レベルにあり、そしてPSUH1は０レベルにあ
る。アキユムレータ・カウンタが次続クロツク・パルス
によつて増分されると、PSUH1は１レベルに変わり、そ
の結果OFFITS信号の１レベルへの変換を生じることによ
りANDゲート140が応答する。結果として、ラツチ回路13
9がリセツトされ、リレー・コイル143が消勢される。従
つて、外部装置は、午前10時11分にオフ状態になる。

さて、第14図に関し、カスケード・モードでの動作の代
表例について説明する。この例では、モジユラー電子タ
イマー１は、手動選択された反復周波数（prf）と手動
選択されたパルス幅を有するパルス列を発生する。この
例では、手動選択された周波数prfは20Hzで、手動選択
パルス幅は20ミリ秒（ms.）である。

本例では、前面パネルの各種スイツチの状態は、次の点
を除くと、第１例で説明した状態と同じである。モード
制御用のロータリー・スイツチ25は、カスケード・モー
ド位置にある。スイツチ26は、100Hzをクロツク速度と
して選択する位置にある。スイツチ９乃至12は、0003を
オン指令始動時間として選択する位置にある。スイツチ
13乃至16は、0005をオフ指令始動時間として選択する位
置にある。スイツチ144を閉じて、リセツト信号を帰還
させる。

第14図の左側に示すように、アキユムレータ・カウンタ
が0000である10ms,タイムスロツト中は、並列パルス信
号PSTH0,PSUH0及びPSTM0はそれぞれ１レベルにあり、そ
してPSUL3は０レベルにある。この状態は、次続クロツ
ク・パルスによつてアキユムレータ・カウンタが0003に
増分されるまで続く。その時点に達すると、PSUL3信号
が１レベルに変わり、これに応じて（ラツチ回路139の
出力に現われる）パルスの前縁が発生する。その後20m
s,後に現われるクロツク・パルスによつて、アキユムレ
ータ・カウンタは0005に増分される。その時点では、PS
UL5信号が１レベルに変わり、これに呼応してパルスの
後縁が発生する。同時に、FBR信号が１レベルに変わ
り、アキユムレータ・カウンタをリセツト状態にする。
以上の順序は反復的に実施され、結果として所望のパル
ス列が発生する。

以上の代表的動作例から判るように、モジユラー電子タ
イマー１は、たとえデコーダ・モジユール３が１つしか
含まれていない場合でも、融通性が極めて高く、而も、
追加デコーダ・モジユールを容易に組み込めるため、そ
の融通性が一層高くなつている。この利点は、独立操作
可能なデコーダに関する基本構造から生じるものであ
る。この点に関して、各デコーダ対に個別の制御スイツ
チ138を配設したことにより生じる利点に注目された
い。例えば、外部装置を前進基準に従つて制御するよう
に使用者によつて割り当てられたデコーダ対は、いずれ
も、別のデコーダ対をカスケード・モード状態の場合の
ようなある特別の用途に使用している間、一時的に使用
禁止状態にされることができる。この点に関しては、ア
キユムレータ・カウンタを簡単にプリセツトできるとい
うこともまた有利である。時刻を設定するには、使用者
は、スイツチ18をSET ENABLE位置に設定し、表示装置７
と見ながら押し釦スイツチ17を押せばよい。この時間
中、クロツク・パルスは高速で発生されるから、カウン
トを所望のカウント値にするのに必要とされる時間を最
小限に抑えることができる。次に、スイツチ20を押し
て、所望のカウントに達するまでクロツク・パルスのpr
fを低下させる。続いて、スイツチ18を自動動作用のRUN
位置に配置する。

スキツプ・スイツチ134−１乃至134−７は、望ましい実
施例の特に有利な特徴を成すものである。即ち、これら
を選択的に位置決めすると、多数の順序が可能になる。
これらの使用法の１例として、使用者が休暇をとつて家
をあける際に家の電燈をオン・オフさせたい場合を考え
るとよい。この場合、予知可能な基準で作動する装置を
使つてこの機能を果たさせると、当然、夜盗に感付かれ
る可能性がある。従つて、幾つかの電燈をある晩はオン
・オフさせ、別の晩にはさせなかつたりすれば、この種
の夜盗を混乱させることができるという点で利点が生じ
る。

また、以上具体的に説明した実施例は、本発明の諸実施
例の範例であり、且つ本発明の範囲を逸脱しない限り多
種多様な変更例が可能であることは当然理解できる所で
ある。この種の変更例としては、次のようなものが挙げ
られる。即ち、共通バスで、既述のＮ中１の様式の代わ
りにBCDの様式でコード化した信号を運ぶことも可能で
ある。この場合、10進スイツチ９乃至16は、２進スイツ
チ及びこれに関連する通常のゲート回路に取り替えられ
ることになろうし、リレーの代わりにトライアツクを含
むソリツドステート・スイツチング回路を使つて外部装
置への供電を切り換えることもでき、また、共通バスか
らゲート手段への流路を完成する単極多位置スイツチを
スキツプ機能を果たすのに使用したものと同様の部材に
取り替えることもできる。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭48−8277（ＪＰ，Ａ) 特開 昭50−147966（ＪＰ，Ａ) 特開 昭49−62165（ＪＰ，Ａ) 特開 昭50−65263（ＪＰ，Ａ) 特開 昭54−62866（ＪＰ，Ａ) 実開 昭54−133877（ＪＰ，Ｕ) 特公 昭51−32049（ＪＰ，Ｂ１) 特公 昭54−11477（ＪＰ，Ｂ２) 米国特許3789600（ＵＳ，Ａ)

Claims (12)

【特許請求の範囲】
1. 【請求項１】共通バスと、 一連のタイムスロットに分割された時間間隔を規定する
   複数の並列なパルス信号を発生し且つ該パルス信号を上
   記共通バスに印加する回路手段と、 上記並列パルス信号を連続的に監視するように上記共通
   バスに接続された複数の独立操作可能なデコーダと、 上記独立操作可能なデコーダの各々が、出力指令信号を
   発生するように操作されるゲート手段と、 上記共通バスから該ゲート手段への複数の信号流路を完
   成して、１つの被選択タイムスロット期間中該ゲート手
   段に該出力指令信号を発生させる手動調整可能な手段
   と、 を具備するモジュラー電子タイマー。
2. 【請求項２】前記回路手段が、多数の値のいずれか１つ
   を瞬時的に決定できる多ビット・ディジタル信号を記憶
   するレジスタ手段と、当該多ビット・ディジタル信号の
   瞬時値を時間の経過と共に周期的に変えるよう上記レジ
   スタ手段を制御する制御手段と、前記並列パルス信号を
   形成するために上記多ビット・ディジタル信号に応動す
   るゲート手段とを含む特許請求の範囲第１項に記載のタ
   イマー。
3. 【請求項３】前記制御手段が、その調整によって決定さ
   れた周波数で前記レジスタ手段にクロック信号を供給す
   るための手動調整可能制御手段を含む特許請求の範囲第
   ２項に記載のタイマー。
4. 【請求項４】更に、禁止信号を供給する手動調整可能な
   手段をも含み、前記独立操作可能なデコーダのうちの少
   なくとも１つのデコーダが、スキップ機能を実行するた
   めに供給する上記禁止信号を受取るように接続されたゲ
   ート手段を具備し、これによって、前記多ビット・ディ
   ジタル信号で決定される周期のうちの少なくとも１つの
   被選択周期の間中、上記禁止信号が前記出力指令信号の
   発生を禁止する特許請求の範囲第２項に記載のタイマ
   ー。
5. 【請求項５】タイムスロット識別番号の視覚表示を行な
   う表示装置をも具備する特許請求の範囲第１項に記載の
   タイマー。
6. 【請求項６】更に、週周期でのカウントを実行するため
   に前記回路手段に応動して動作するレジスタと、被手動
   選択スキップ日には出力指令信号が発生されないよう前
   記ゲート手段を選択的に制御するために該レジスタに応
   動する手段とを含む特許請求の範囲第１項に記載のタイ
   マー。
7. 【請求項７】更に、表示装置と、該表示装置に前記レジ
   スタの状態の視覚表示を行なわせるために前記レジスタ
   に応動して動作する手段とを具備して成る特許請求の範
   囲第６項に記載のタイマー。
8. 【請求項８】更に、独立操作可能なデコーダから前記回
   路手段に指令信号を帰還させてタイミング手段に１つの
   時間間隔を終了させると共に別の時間間隔を開始させる
   手動調整可能な手段をも具備して成る特許請求の範囲第
   １項に記載のタイマー。
9. 【請求項９】更に、前記回路手段用第１モジュール・ハ
   ウジングと、前記独立操作可能なデコーダ用第２モジュ
   ール・ハウジングと、該第１及び第２モジュール・ハウ
   ジングを一緒に接続する接続手段とを具備し、該接続手
   段が前記共通バス用の複数の電気的接続部を具備し、上
   記第２モジュールが、該タイマーが発生できる出力指令
   信号の数を増大できるよう追加の第２モジュールを接続
   できる接続手段を具備する特許請求の範囲第１項に記載
   のタイマー。
10. 【請求項１０】更に、前記第１モジュールに、該タイマ
    ーを複数のモードのうちの１つの被選択モードに設定す
    るように手動操作できるモード制御スイッチング手段を
    も具備し、前記回路手段が、異なるモードの異種の基数
    方式に基づいてカウントを実施するように構成されたア
    キュムレータ・カウンタを具備する特許請求の範囲第９
    項に記載のタイマー。
11. 【請求項１１】前記回路手段が、制御信号を受け取る入
    力を備えた制御回路であって、該制御信号に応答して、
    一つのタイミング間隔を規定する動作を終了させ別のタ
    イミング間隔を開始させる制御回路を有する特許請求の
    範囲第１項に記載のタイマーであって、 カスケード・モードを含む複数のモードのうちの選択さ
    れた１つのモードに置くための手動調整可能なモード制
    御スイッチング手段と、 前記回路手段に一つのタイミング間隔を終了させ別のタ
    イミング間隔を開始させる制御信号を独立操作可能なデ
    コーダから帰還するための手動可能調整手段と を更に備えるタイマー。
12. 【請求項１２】セット入力とリセット入力とを有する少
    なくとも１つのラッチ手段を更に備え、該セット入力は
    前記複数の独立操作可能なデコーダのうちの１つによっ
    て生成される出力指令信号を受け取るように接続され、
    前記リセット入力は、前記複数の独立操作可能なデコー
    ダのうちの別の１つによって生成される出力指令信号を
    受け取るように接続されている特許請求の範囲第１項記
    載のタイマー。