JPH0688194U - 同期整流回路 - Google Patents

Abstract

(57)【要約】 【目的】 整流用トランジスタに対して並列にダイオー
ド素子を設ける必要がなく、高効率で安定した動作が実
現できるスイッチング電源用の同期整流回路を得る。 【構成】 スイッチングトランジスタＱ１のオン駆動信
号を第１リミッタ回路６で検出し、第１リミッタ回路６
からの出力を受けてフリップフロップ回路５が整流用ト
ランジスタＱ２をターンオフさせ、スイッチングトラン
ジスタＱ１のオフ動作を第２リミッタ回路７で検出し、
第２リミッタ回路７からの出力を受けてフリップフロッ
プ回路５が整流用トランジスタＱ２をターンオンさせ
る。 【効果】 整流用トランジスタに対して並列にダイオー
ド素子を設けなくとも良い。スイッチング素子に不特定
な動作遅れ時間があっても安定した動作が実現できる。
高効率である。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、整流素子としてトランジスタを使用した整流回路における、整流用 トランジスタの駆動制御に関する。

【０００２】

【従来の技術】

整流素子にトランジスタ素子を使用して構成した整流回路では、ダイオード素 子の順方向降下電圧に比べてトランジスタ素子のオン電圧の方が低いため、高効 率が得られることが知られている。 整流素子にＭＯＳ ＦＥＴを使用した整流回路を有する、従来の基本的なスイ ッチング電源の回路を図５に示した。 図５において、入力端子１と出力端子２の間にＰチャネル型ＭＯＳ ＦＥＴよ りなるスイッチングトランジスタＱ３と平滑用のチョークコイルＬ１を直列に接 続し、チョークコイルＬ１の出力端子２側の一端とアース間に平滑コンデンサＣ １を設け、チョークコイルＬ１のスイッチングトランジスタＱ３側の他端とアー ス間にＮチャネル型ＭＯＳ ＦＥＴよりなる整流用トランジスタＱ２を設けた回 路構成でもってバックブースト式のＤＣ−ＤＣコンバータを形成している。

【０００３】 スイッチングトランジスタＱ３と整流用トランジスタＱ２のゲートは、デュア ルドライブ方式のＰＷＭ回路３ｂのＤＲ１駆動出力端子とＤＲ２駆動出力端子に それぞれ接続される。 このＰＷＭ回路３ｂによってスイッチングトランジスタＱ３はスイッチング駆 動され、同時に整流用トランジスタＱ２もオン、オフ制御されて、安定化した直 流出力が出力端子２を介して負荷Ｒ_L に供給される。 スイッチングトランジスタＱ３と整流用トランジスタＱ２の動作としては交互 にオン状態とオフ状態を繰り返すことになっているが、実際には、スイッチング トランジスタＱ３と整流用トランジスタＱ２が同時にオン状態となって過大な短 絡電流が流れるのを防止するために、オン状態とオフ状態を転向する時に、スイ ッチングトランジスタＱ３と整流用トランジスタＱ２が共にオフ状態となる期間 が設けてある。

【０００４】 しかし、スイッチングトランジスタＱ３と整流用トランジスタＱ２が共にオフ 状態となった時には、回路中にサージ電圧が発生してしまう。 このサージ電圧の発生を防止するために、通常は、図５に示すごとく整流用ト ランジスタＱ２に対して並列にダイオードＤ１設ける、あるいはスイッチングト ランジスタＱ３と整流用トランジスタＱ２の双方に、並列にダイオード素子を設 けるといった手段が取られる。 整流用トランジスタＱ２に対して並列にダイオードＤ１を設けた図５のＤＣ− ＤＣコンバータの回路中を流れる各電流の波形を図６に示した。 スイッチングトランジスタＱ３と整流用トランジスタＱ２が共にオフ状態の時 には、チョークコイルＬ１に発生した誘起電圧によって、ダイオードＤ１にはチ ョークコイルＬ１方向に電流Ｉ₃ が流れる。

【０００５】

【考案が解決しようとする課題】

ダイオードＤ１に電流が流れれば、当然、順方向降下電圧によってオン状態の 整流用トランジスタＱ２より大きな電力損失が発生することになる。 理想的には、常にスイッチングトランジスタＱ３と整流用トランジスタＱ２が 共にオン状態、オフ状態とならないように制御できれば良いのだが、実際にはト ランジスタ素子には動作に遅れ時間が存在し、その遅れ時間は素子の種類・製品 によってばらつきがある。 そのため、回路の汎用性を考慮し、かつ、スイッチングトランジスタＱ３と整 流用トランジスタＱ２が共にオン状態とならないようにするためには、トランジ スタを駆動するＰＷＭ回路３ｂの出力に、スイッチングトランジスタＱ３と整流 用トランジスタＱ２が共にオフ状態となる期間を設ける必要がある。

【０００６】 また、スイッチング電源の出力容量が大きくなると回路中を流れる電流も大き くなるため、ダイオードＤ１としても順方向電流容量の大きなものを使用しなけ ればならない。 そこで本考案は、スイッチングトランジスタと整流用トランジスタが共にオフ 状態となる期間を極力無くすことでダイオード素子を省略することができ、かつ 、スイッチングトランジスタの動作に不特定な遅れ時間が存在しても、スイッチ ングトランジスタと整流用トランジスタが共にオン状態とならない、高効率で安 定した動作が実現できるスイッチング電源用の同期整流回路を得ることを目的と する。

【０００７】

【課題を解決するための手段】

本考案は、スイッチング素子の駆動信号を検出する第１リミッタ回路、スイッ チング素子の動作を検出する第２リミッタ回路及び第１、第２リミッタ回路から の出力を受けて整流用トランジスタをオンあるいはオフ状態とするフリップフロ ップ回路を設け、スイッチング素子のオン駆動信号を検出して整流用トランジス タをターンオフさせ、スイッチング素子のオフ動作を検出して整流用トランジス タをターンオンさせることを特徴とするスイッチング電源用の同期整流回路であ る。

【０００８】

【実施例】

バックブースト式のＤＣ−ＤＣコンバータに本考案による同期整流回路を適用 した一実施例の回路を図１に示した。なお、図１において図５と同一部分につい ては同じ符号を付与してある。 図１において、入力端子１と出力端子２の間にＰＮＰ型トランジスタによるス イッチングトランジスタＱ１とチョークコイルＬ１を直列に接続し、チョークコ イルＬ１の出力端子２側の一端とアース間に平滑コンデンサＣ１を設け、チョー クコイルＬ１のスイッチングトランジスタＱ１側の他端とアース間にＮチャネル 型ＭＯＳ ＦＥＴによる整流用トランジスタＱ２を設けることで、バックブース ト式のＤＣ−ＤＣコンバータを形成する。

【０００９】 スイッチングトランジスタＱ１のエミッタ、ベース間に抵抗Ｒ１を接続し、ス イッチングトランジスタＱ１のベースは、さらに抵抗Ｒ２とコンデンサＣ２の並 列回路を介してＰＷＭ回路３ａのＤＲ駆動出力端子に接続する。ＰＷＭ回路３ａ のＤＲ駆動出力端子を、さらに第１リミッタ回路６を介してフリップフロップ回 路５のリセット入力端子（Ｒ）と接続する。 スイッチングトランジスタＱ１と整流用トランジスタＱ２の接続点Ａを、第２ リミッタ回路７を介してフリップフロップ回路５のセット入力端子（Ｓ）と接続 する。 フリップフロップ回路５の出力端子（Ｑ）は、駆動回路８を介して整流用トラ ンジスタＱ２のゲートに接続する。

【００１０】 ここで第１リミッタ回路６は、Ｐチャネル型ＭＯＳ ＦＥＴによるトランジス タＱ６及び微分回路を構成する抵抗Ｒ６とコンデンサＣ６より構成される。トラ ンジスタＱ６のソースは内部電源端子４に接続され、ドレインは第１リミッタ回 路６の出力端子としてフリップフロップ回路５のリセット入力端子と接続され、 ゲートは抵抗Ｒ６の一端及びコンデンサＣ６の一端と接続する。抵抗Ｒ６の他端 は内部電源端子４に接続され、コンデンサＣ６の他端は第１リミッタ回路６の入 力端子としてＰＷＭ回路３ａのＤＲ駆動出力端子に接続される。 第２リミッタ回路７は、Ｐチャネル型ＭＯＳ ＦＥＴによるトランジスタＱ７ 及び微分回路を形成する抵抗Ｒ７とコンデンサＣ７より構成され、その接続構成 は第１リミッタ回路６と同様である。

【００１１】 駆動回路８はＮチャネル型ＭＯＳ ＦＥＴによるトランジスタＱ４とＰチャネ ル型ＭＯＳ ＦＥＴによるトランジスタＱ５より構成される。トランジスタＱ４ とトランジスタＱ５の互いのソースを接続し、さらに駆動回路８の出力端として 整流用トランジスタＱ２のゲートと接続する。また、互いのゲートを接続し、さ らに駆動回路８の入力端としてフリップフロップ回路５の出力端子と接続する。 トランジスタＱ４のドレインは内部電源端子４と、トランジスタＱ５のドレイン はアースとそれぞれ接続する。 なお、内部電源端子４とアース間にはバイパス用にコンデンサＣ３を設けてあ るが、内部電源端子４を入力端子１に接続して入力電圧Ｖ_INを利用する場合には 不要となることがある。 以上のような回路構成とした本考案の同期整流回路の、図１に示すＤＣ−ＤＣ コンバータの中における動作を、回路中各点の電圧波形を示す図２を参照しなが ら以下に説明する。

【００１２】 図２において、Ｖ_DRはＰＷＭ回路３ａのＤＲ駆動出力端子の出力電圧、Ｖ_CEは スイッチングトランジスタＱ１のエミッタ、コレクタ間電圧、Ｖ_A は接続点Ａに おける電圧、Ｖ_DSは整流用トランジスタＱ２のドレイン、ソース間電圧をそれぞ れ表している。 先ず、ＰＷＭ回路３ａのＤＲ駆動出力端子の電圧Ｖ_DRが立ち下がるとスイッチ ングトランジスタＱ１はターンオンすることになる。 この時、電圧Ｖ_DRの立ち下がりを第１リミッタ回路６の抵抗Ｒ６とコンデンサ Ｃ６による微分回路が検知し、トランジスタＱ６をオンさせることにより、フリ ップフロップ回路５のリセット入力端子にリセット信号が入力されることになる 。 フリップフロップ回路５は、リセット信号を受けて出力端子の出力電圧を立ち 下げるので、駆動回路８を介して接続される整流用トランジスタＱ２はターンオ フする。 このことから、動作タイミングとしては、スイッチングトランジスタＱ１のオ ン状態への移行最中に整流用トランジスタＱ２のターンオフが行われることにな り、以後、スイッチングトランジスタＱ１がオン状態にある時には整流用トラン ジスタＱ２はオフ状態となる。

【００１３】 次にＰＷＭ回路３ａのＤＲ駆動出力端子の電圧Ｖ_DRが立ち上がると、スイッチ ングトランジスタＱ１は、ある程度の遅れ時間を取ってターンオフすることにな る。 このスイッチングトランジスタＱ１がターンオフすることで接続点Ａの電圧Ｖ _A は立ち下がることになる。 接続点Ａの電圧Ｖ_A の立ち下がりを第２リミッタ回路７の抵抗Ｒ７とコンデン サＣ７による微分回路が検知し、トランジスタＱ７をオンさせることにより、フ リップフロップ回路５のセット入力端子にセット信号が入力されることになる。 フリップフロップ回路５はセット信号を受けて出力端子の出力電圧を立ち上げ 、駆動回路８を介して接続される整流用トランジスタＱ２をターンオンさせる。 このことから、動作タイミングとしては、スイッチングトランジスタＱ１のタ ーンオフが整流用トランジスタＱ２のオン状態への移行最中に行われることにな り、以後、スイッチングトランジスタＱ１がオフ状態にある時には整流用トラン ジスタＱ２はオン状態となる。

【００１４】 以上のように、スイッチングトランジスタＱ１と整流用トランジスタＱ２が同 時にオン状態あるいはオフ状態となる期間が無くなるため、安定した動作を保ち ながらも従来のように整流用トランジスタＱ２に並列にダイオード素子を設ける 必要は無い。 また整流用トランジスタＱ２のオフタイミングをＰＷＭ回路３ａのＤＲ駆動出 力端子からの出力電圧より検知し、オンタイミングをスイッチングトランジスタ Ｑ１のターンオフ動作による接続点Ａの電圧より検知しているので、スイッチン グトランジスタＱ１に、例えば、バイポーラ型トランジスタのように動作遅れ時 間の長い素子、あるいはＭＯＳ ＦＥＴのように動作遅れ時間の短い素子を使用 しても安定した動作をすることができる。

【００１５】 なお、図１で示した回路中で、各回路を駆動するための電源の供給源として内 部電源端子４を設けてあるが、入力端子１から直接電源を供給するか、あるいは 入力電圧がＭＯＳ ＦＥＴの駆動電圧より低い場合は昇圧回路等を介して各回路 に電源供給をしても良く、この方法に限られない。 図１において示した実施例では、スイッチング電源にバックブースト式のＤＣ −ＤＣコンバータを挙げて本考案の同期整流回路の動作を説明したが、他の方式 のＤＣ−ＤＣコンバータ、例えばチョップアップ式、インバード式、フライバッ ク式等にも本考案を適用することができる。 図３にはチョップアップ式のＤＣ−ＤＣコンバータに本考案の同期整流回路を 適用した場合の回路の一例を、図４にはインバード式のＤＣ−ＤＣコンバータに 本考案の同期整流回路を適用した場合の回路の一例を示した。

【００１６】 図３の回路においては、入力端子１とアース間にチョークコイルＬ１とＮＰＮ 型トランジスタよりなるスイッチングトランジスタＱ１をスイッチングトランジ スタＱ１のエミッタをアース側として直列に接続し、スイッチングトランジスタ Ｑ１のコレクタをＰチャネル型ＭＯＳ ＦＥＴよりなる整流用トランジスタＱ２ の主電流路を介して出力端子２と接続し、出力端子２とアース間に平滑コンデン サＣ１を設け、スイッチングトランジスタＱ１のベースを抵抗Ｒ２とコンデンサ Ｃ２の並列回路を介してＰＷＭ回路３ａの駆動出力端子に接続した回路構成でも ってチョップアップ式のＤＣ−ＤＣコンバータを形成している。 ＰＷＭ回路３ａの駆動出力端子を第１リミッタ回路６を介してフリップフロッ プ回路５のリセット入力端子と接続し、スイッチングトランジスタＱ１と整流用 トランジスタＱ２との接続点を第２リミッタ回路７を介してフリップフロップ回 路５のセット入力端子と接続し、フリップフロップ回路５の出力端子を駆動回路 ８を介して整流用トランジスタＱ２のゲートに接続することで本考案の同期整流 回路を適用している。

【００１７】 また図４の回路においては、入力端子１とアース間にＰＮＰ型トランジスタよ りなるスイッチングトランジスタＱ１とチョークコイルＬ１をスイッチングトラ ンジスタＱ１のエミッタを入力端子１側として直列に接続し、スイッチングトラ ンジスタＱ１のコレクタをＮチャネル型ＭＯＳ ＦＥＴよりなる整流用トランジ スタＱ２の主電流路を介して出力端子２と接続し、出力端子２とアース間に平滑 コンデンサＣ１を設け、スイッチングトランジスタＱ１のベースを抵抗Ｒ２とコ ンデンサＣ２の並列回路を介してＰＷＭ回路３ａの駆動出力端子に接続した回路 構成でもってインバード式のＤＣ−ＤＣコンバータを形成している。 ＰＷＭ回路３ａの駆動出力端子を第１リミッタ回路６を介してフリップフロッ プ回路５のセット入力端子と接続し、フリップフロップ回路５の出力端子を駆動 回路８を介して整流用トランジスタＱ２のゲートに接続することで本考案の同期 整流回路を適用している。

【００１８】 動作としてはどれも同じで、スイッチングトランジスタＱ１のオン駆動信号を 第１リミッタ回路６で検出して整流用トランジスタＱ２をターンオフさせ、スイ ッチングトランジスタＱ１の出力オフ動作を第２リミッタ回路７で検出して整流 用トランジスタＱ２をターンオンさせる。 なお、図３、図４では回路の各部分の図示は省略した。

【００１９】

【考案の効果】

以上に述べたように、本考案は、整流用トランジスタのオフタイミングをスイ ッチング素子のオン駆動信号より検出し、オンタイミングをスイッチング素子の 出力オフ動作より検出することを特徴としている。 このことにより、本考案による同期整流回路は、スイッチング素子と整流用ト ランジスタが同時にオン状態あるいはオフ状態にならないので、整流用トランジ スタに対して並列にサージ電圧を防止するダイオード素子を設ける必要が無い、 ダイオード素子に電流が流れることが無いので高効率が実現できる、不特定な動 作遅れ時間を有するスイッチング素子を使用したスイッチング電源であっても安 定した動作を行わせることができる、といった効果を有する。

【図面の簡単な説明】

【図１】 本考案の同期整流回路をバックブースト式Ｄ
Ｃ−ＤＣコンバータに適用した実施例の回路図。

【図２】 図１に示す回路の各点における電圧波形

【図３】 本考案の同期整流回路をチョップアップ式Ｄ
Ｃ−ＤＣコンバータに適用した実施例の回路図。

【図４】 本考案の同期整流回路をインバード式ＤＣ−
ＤＣコンバータに適用した実施例の回路図。

【図５】 整流素子としてトランジスタ素子を使用した
従来の基本的なＤＣ−ＤＣコンバータの回路図。

【図６】 図５に示す回路の各点における電流波形。

【符号の説明】

Ｑ１ スイッチングトランジスタ Ｑ２ 整流用トランジスタ １ 入力端子 ２ 出力端子 ３ａ ＰＷＭ回路 ４ 内部電源端子 ５ フリップフロップ回路 ６ 第１リミッタ回路 ７ 第２リミッタ回路 ８ 駆動回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 整流素子としてトランジスタを使用した
   スイッチング電源に使用される整流回路であって、該整
   流用トランジスタはスイッチング動作に同期して駆動さ
   れる同期整流回路において、スイッチング素子の駆動信
   号を検出する第１リミッタ回路及びスイッチング素子の
   動作を検出する第２リミッタ回路からの出力を受けて該
   整流用トランジスタをオンあるいはオフ状態とするフリ
   ップフロップ回路を設けることで、スイッチング素子の
   オン駆動信号を検出して該整流用トランジスタをターン
   オフさせ、スイッチング素子のオフ動作を検出して整流
   用トランジスタをターンオンさせることを特徴とするス
   イッチング電源用の同期整流回路。