JPH0689246A - 直列通信方法およびその装置 - Google Patents

Abstract

(57)【要約】 【目的】 直列通信のための構成可能なユニバーサルア
ーキテクチャを得ることである。 【構成】 ホストコンピュータを直列通信装置へ結合す
る装置である。二重ポートレジスタセットがホストコン
ピュータのＣＰＵバスへ結合される。二重ポートレジス
タは制御信号とデータをホストコンピュータから受け
る。情報は直列通信制御器により直ちに読み出すことが
できる。本発明においては、並列データを受け、それを
直列出力へ変換するために、２チャネル直列通信制御器
の１つのチャネルが実現される。並列データは、希望に
よっては、ローカルマイクロプロセッサで使用するため
に、マイクロプロセッサインターフェイスへも直接供給
される。本発明は不必要な変換過程をなくし、直列通信
機能を実現するために要する回路の数を減少する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はユニバーサル同期−非同
期受信器／送信器（ＵＡＲＴ）の分野に関するものであ
る。

【０００２】

【従来の技術】コンピュータまたはその他の処理装置
は、プリンタ、通信装置等のような周辺装置へしばしば
結合される。ホストコンピュータにおいて実行される通
信プログラムが、ホストコンピュータから通信装置への
データの転送を制御する。ホストコンピュータの中央処
理装置（ＣＰＵ）すなわちプロセッサが、メモリから通
信装置へのデータの伝送を実現する。プロセッサはデー
タを並列に受け、送ることが普通である。しかし、周辺
装置は直列データ流を一般に要求する。通信装置がコン
ピュータのプロセッサへ結合されると、コンピュータの
プロセッサの並列出力が直列出力へまず変換され、直列
ポートを介して周辺装置へ供給される。それから周辺装
置は直列データ流に対して動作する。たとえば、周辺装
置がモデムであるとすると、直列データ流が変調され、
伝送線で送られる。

【０００３】モデムまたはプロトコル変換器のような多
くの通信装置は「知能的である」、すなわち、それらの
通信装置にはそれ自身の処理手段が組み込まれている。
そのような知能装置が直列データ流を受けると、その装
着は処理のために直列データ流を並列データ流へ変換す
る。したがって、コンピュータが直列ポートを介して周
辺装置と通信する時は、データ流は並列−直列−並列変
換を行う。この直列−並列−直列変換を行う従来技術の
方法は専用のハードウェアとソフトウェアを必要とす
る。更に、フォーマット識別（データ転送率，パリティ
等）を行うことを求められる。既知のパターンが求めら
れ、フォーマットはしばしば限定される。この変換は最
高データ転送率も制限する。

【０００４】それらの通信装置はプロトコル変換、指令
の解釈、データのフォーマット化、データの修正、電気
的フォーマット変換（モデムのような）の少なくとも１
つを行う。典型的には、プロセッサは変換ハードウェア
を用いて変換機能を監視するために用いられる。コンピ
ュータバスと通信するために並列ポートが通常用いられ
る。変換機能を実現するための典型的な方法は、中央Ｃ
ＰＵに対して標準的なインターフェイスを行いデータを
直列フォーマットへ変換するための装置を設けることで
ある。次に、その直列データは装置のプロセッサが使用
するフォーマットへ変換される。プロトコル変換を行う
ためにそれは別の装置を用いる。この方法は多数の装置
において３つの変換ブロックを必要とする。各変換ブロ
ックはハードウェアとソフトウェアを用い、データに対
して制約を課すことがしばしばある。

【０００５】

【発明が解決しようとする課題】したがって、本発明の
目的は、直列通信のための構成可能なユニバーサルアー
キテクチャを得ることである。本発明の別の目的は、変
換過程の１つ、とくに、コンピュータと、モデムのよう
な通信装置の間の通信の直列変換過程、をなくすことで
ある。本発明の更に別の目的は、並列データを変換し、
そのデータに対してプロトコル変換を実現するための方
法と装置を得ることである。

【０００６】

【課題を解決するための手段】本発明は、並列−直列変
換を必要とせず、しかも通信装置のプロセッサにより全
てのレジスタを直接読み出すことができるようにする、
コンピュータと周辺装置の間で通信を行う方法と装置を
提供するものある。

【０００７】直列通信のための構成可能なアーキテクチ
ャがデータ転送のための多数のポートを提供する。第１
のポートと第２のポートの間で通信するために、１つの
レジスタブロックがデータと制御の格納を行う。第２の
ブロックは直列通信制御器（ＳＣＣ）であって、それ自
身のデータ制御記憶装置と、必要なプロトコルを実現す
るための諸機能を有する。ＳＣＣは第２のポートを介し
て制御され、第３のポートに直列データが現れる。ほと
んどの構成に対して要求される標準化されたハードウェ
アインターフェイスに第１のインターフェイスが一致す
る。これにより、同じ基本ブロックを用いて各要求に対
する構成を最適にする融通性を有し、しかも標準的な要
求に対して適合できるインターフェイスを維持するアー
キテクチャが得られる。

【０００８】本発明は、多重ポートアーキテクチャも利
用する。第１の並列ポートがコンピュータバスとインタ
ーフェイスし、第２の並列ポートが装置のプロセッサへ
結合され（プロトコル変換を制御するために）。第３の
直列ポートがプロトコル変換器の出力端子である。第１
のポートへ書き込まれたデータは修正されることなしに
第２のポートへ転送される。それから、制御器は第２の
ポートを用いてデータを変換ハードウェアへ転送する。
中間出力が第３のポートへ供給される。制御器は必要に
応じてデータの付加、削除、または修正を行う。これ
は、以前の別個のブロックを単一のパッケージに組み合
わせることにより経済性と効率を達成する。それによ
り、コンピュータバスからプロセッサへの情報の通信を
簡単にし、データフォーマットまたは合図信号のよう
な、データ流の外部の情報の流れる経路を提供する。

【０００９】直列通信の方法と装置について説明する。
本発明を完全に理解できるようにするために、以下の説
明においては、ビットの数、レジスタの数等のような特
定の事項の詳細について数多く述べてある。しかし、そ
のような特定の詳細事項なしに本発明を実施できること
が当業者には明らかであろう。その他の場合には、本発
明を不必要に詳しく説明して本発明をあいまいにしない
ようにするために、周知の構成等は説明しない。

【００１０】

【実施例】図１は従来技術のホスト／通信装置システム
を示す。破線１０により全体的に示されているホストコ
ンピュータはＣＰＵバス１２を部分的に含む。ＣＰＵバ
ス１２は並列出力１３をＵＡＲＴ１４へ供給する。ＵＡ
ＲＴは、直列ポートを介して出力するために、並列流を
直列流１５へ変換する。直列流１５は直列ポートを介し
て、モデム１１のような外部通信装置へ接続される。

【００１１】ＵＡＲＴ１４は、本願の出願人である、ア
メリカ合衆国 カリホルニア州 タスティン所在のシリ
コン・システムズ社（ Silicon Systems , Inc.）によ
り製造されているＳＳｉ７３Ｍ５５０ＵＡＲＴのような
装置で実現できる。この装置、およびそれに類似する他
の装置のことをここでは「５５０型装置」または「５５
０型ＵＡＲＴ」と呼ぶことにする。

【００１２】モデムのような通信装置はしばしば「知能
的」である。すなわち、装置の性能を向上させるために
モデムはマイクロプロセッサのような処理手段を含む。
マイクロプロセッサは並列フォーマットのデータを一般
に要求する。そたがって、今日の通信装置は、５５０型
ＵＡＲＴの直列出力をプロセッサにより使用する並列デ
ータへ変換するための第２の変換手段を含む。プロセッ
サは並列出力を供給する。その出力をモデムにより最終
的に送信するために、その並列出力は直列データへ再変
換せねばならない。

【００１３】従来の技術においては、５５０型ＵＡＲＴ
の直列出力の並列フォーマットへの変換は、ザイログ
（Zilog ）社により製造されているＺ８５３０ＳＣＣの
ような直列通信制御器（ＳＣＣ）を用いて行われる。他
の製造者が、Ｚ８５３０ＳＣＣと同じに、またはそれに
適合できるＳＣＣ装置を製造している。この明細書にお
いては、それらの装置のことを８５３０型ＳＣＣ装置ま
たは８４３０型制御器と呼ぶことができる。８５３０型
ＳＣＣ装置は２つの完全２重チャネルを典型的に含む。
すなわち、各チャネルは直列データを受け、それを並列
に変換し、または並列データを受けて、それを直列へ変
換することができる。それらのチャネルのことをＡチャ
ネルおよびＢチャネルと呼ぶ。

【００１４】以下の説明においては、５５０型レジスタ
セットおよび８５３０型ＳＣＣの機能を提供するが、従
来の５５０型装置または８５３０型装置よりも少ない回
路を使用するものとして本発明を説明することにする。
しかし、説明は例示の目的のためだけである。本発明
は、任意の通信装置レジスタセットの機能性とインター
フェイスを提供する方法と装置を提供し、多くの並列−
直列変換装置の機能性も提供するものである。

【００１５】本発明は標準的な直列通信装置のインター
フェイスと匹敵する。本発明はそれらの標準的な装置の
機能を向上させる手段も提供する。直列通信のために、
ｍｏｎｏｓｙｎｃ，ｂｉｓｙｎｃ，ＨＤＬＣ，ＳＤＬＣ
のような複数のプロトコルを実現するために用いられ
る。

【００１６】５５０型ＵＡＲＴおよび８５３０型ＳＣＣ
をマイクロプロセッサに関連して実現する従来技術の手
法の一例が図２に示されている。ＣＰＵバス１２が５５
０型ＵＡＲＴへ結合される。５５０型ＵＡＲＴは５５０
レジスタセット１６と５５０直列化器１７との２つの部
品で構成される。５５０レジスタセット１６はＣＰＵバ
ス１２から並列データを受け、それを直列出力へ変換す
るため、そのデータを直列化器１７へ供給する。５５０
型ＵＡＲＴの直列出力１５が、Ａチャネルブロック１８
のような８５３０型ＳＣＣの１つのチャネルへ供給され
る。

【００１７】５５０レジスタセットは、ホストコンピュ
ータＣＰＵバスからデータを受けるためにいくつかのレ
ジスタより成る。典型的には、それらのレジスタは受信
器バッファレジスタと、ライン制御レジスタと、除算ラ
ッチレジスタと、ライン状態レジスタと、送信器保持レ
ジスタと、モデム制御レジスタと、モデム状態レジスタ
と、割り込み可能化レジスタと、割り込みＩＤレジスタ
と、ＦＩＦＯ制御レジスタとを含む。データがそれらの
レジスタへ供給された後で、それは直列流へ変換するた
めに直列化器へ供給される。

【００１８】８５３０−Ａブロック１８（ＳＣＣのＡチ
ャネル）が直列データと並列データへ変換して、並列出
力をバス１９へ供給する。並列データを受け、求められ
る任意の処理を行うために、マイクロプロセッサ２２が
バス１９へ結合される。マイクロプロセッサ２２にメモ
リ２３が組み合わされる。メモリ２３はディスク記憶装
置、ＲＡＭまたはその他の適当な任意の記憶装置とする
ことができる。マイクロプロセッサ２２からの処理され
た並列データは、直列出力２１へ変換するために８５３
０−Ｂブロック２０（ＳＣＣのＢチャネル）へ供給され
る。直列出力２１はモデムポンプのような通信装置へ供
給される。

【００１９】本発明は５５０ＵＡＲＴのレジスタセット
を８５３０型ＳＣＣの１つにチャネルに統合する。パー
ソナルコンピュータおよび他の多くのコンピュータのた
めに作成された多くのアプリケーションプログラムが、
５５０型ＵＡＲＴまたは５５０型ＵＡＲＴに適合するＵ
ＡＲＴと通信するために構成される。とくに、通信する
ため、すなわち、データをモデムで伝送するために構成
された通信プログラムが、データを直列フォーマットへ
変換するために５５０型ＵＡＲＴレジスタセットへデー
タを通信するために作成される。したがって、本発明は
５５０型ＵＡＲＴのレジスタセットより優るが、従来の
５５０型ＵＡＲＴに関連する全ての回路を必要としない
ものを提供するものである。本発明は、従来のＳＣＣに
関連する全ての回路なしに８５３０ＳＣＣの機能を組み
合わせるものである。データまたはフォーマット情報が
装置へ書き込まれると、ローカルプロセッサが常に通知
される。ローカルプロセッサがデータを読み取ると、デ
ータが直列に転送されたことを装置はホストコンピュー
タへ知らせる。これは、供給される任意の状態信号／制
御信号へも適用される。

【００２０】本発明の一実施例のブロック図が図５に示
されている。直列パケット制御器７５が、並列転送イン
ターフェイスブロック７６と直列通信制御器（ＳＣＣ）
ブロック７７との、２つの主なブロックを有する。並列
転送インターフェイスブロック７６は５５０型ＵＡＲＴ
レジスタセットに匹敵する。このインターフェイスブロ
ックは完全にバッファされたレジスタ（１６バイトＦＩ
ＦＯ）を含み、２つのプロセッサの間（または２つのア
プリケーションプログラムの間）で並列通信を行う。並
列転送インターフェイスブロック７６はホストコンピュ
ータからの並列データを並列フォーマットに維持する。
しかし、ホストコンピュータは、５５０ＵＡＲＴ並列−
直列変換器へ書き込むかのように動作できる。並列転送
インターフェイスブロック７６は並列出力７８をＳＣＣ
ブロック７７と、マイクロプロセッサと通信するための
ポート５７へ供給する。

【００２１】ＳＣＣブロック７７は８５３０型ＳＣＣの
１つのチャネル（たとえばＡチャネル）を構成する。Ｓ
ＣＣブロック７７は、各種の直列通信機能のために使用
できる多重プロトコル通信ブロックである。このブロッ
クは、ｍｏｎｏｓｙｎｃ，ｂｉｓｙｎｃ，ＨＤＬＣ，Ｓ
ＤＬＣのような非同期フォーマットと同期フォーマット
を提供する。このブロックはボー速度発生器と、クロッ
ク再生のためのデジタルフェーズロックループと、送信
ブロックと受信ブロックにおける３バイトＦＩＦＯとを
含む。

【００２２】並列転送インターフェイスブロック７６は
並列データをホストコンピュータＣＰＵバスからポート
５６を介して受ける。図５の構成は３ポート構成であ
る。並列転送インターフェイスブロック７６の並列出力
がバス７８を介してポート５７（たとえばローカルマイ
クロプロセッサ）へ供給される。ブロック７７は直列出
力をポート５８を介して供給する。

【００２３】図３は図５の装置の詳しいブロック図であ
る。この装置は２つの直列通信装置に優る。それらの装
置は破線７６で示されている５５０型レジスタセット
と、破線７７で示されているＳＣＣブロックとである。

【００２４】５５０型レジスタブロック７６ ５５０型レジスタセットブロック７６はバス２５とバス
インターフェイス論理４１を介してホストコンピュータ
ＣＰＵへ結合される。バス２５はデータビットＤ０〜Ｄ
７を並列に受け、並列出力をバス２６へ供給する。バス
インターフェイス論理４１は制御信号をＰＣバスから受
け、それらをバス２６へ供給する。

【００２５】５５０型レジスタブロック７７は、５５０
型ＵＡＲＴのレジスタセットを真似るためにいくつかの
レジスタを利用する。本発明においては、レジスタへ書
き込まれるデータを第２のバス３３へ読み出すことがで
きるように、二重ポートレジスタが利用される。５５０
レジスタブロック７７のレジスタはスクラッチレジスタ
２７、制御レジスタ２８、ボー発生器レジスタ２９、送
信レジスタ３０、受信レジスタ３１、割り込み論理レジ
スタ３２である。

【００２６】スクラッチレジスタ２７はデータ路の外部
に通信路を設ける。従来技術においては、データ路の外
部には制御路がない事実をモデムプロトコルが基本にし
ている。データ路の外部に制御路がないからＡＴ指令セ
ット（自動同期および自動流）が実現される。スクラッ
チレジスタ２７はそのような制御路のために使用でき
る。

【００２７】制御レジスタブロック２８が５５０制御レ
ジスタと、Ｂチャネル制御レジスタとの２つの別々のレ
ジスタとして記号的に示されている。本発明の好適な実
施例においては、レジスタ２８は１つの二重ポートレジ
スタである。しかし、この二重ポートレジスタは、実際
には２つの別々のレジスタであるかのように利用でき
る。ホストコンピュータからの制御情報を制御レジスタ
ブロック２８へ書き込むことができる。レジスタブロッ
ク２８へ書き込まれたデータはＳＣＣブロック７７によ
ってバス３３へただちに読み出すことができる。バスブ
ロック２８は、５５０レジスタセットブロック７６に対
しては制御レジスタとして機能し、ＳＣＣブロック７７
に対しては「Ｂチャネル」制御レジスタブロックとして
機能する。

【００２８】先に述べたように、従来技術のＳＣＣブロ
ックはＡチャネルとＢチャネルの２つのチャネルを有す
る。本発明においては、ＳＣＣブロック７７は従来のＳ
ＣＣの１つのチャネルすなわちＡチャネル、を構成す
る。ＳＣＣブロック７７により読み出すことができる５
５０レジスタを、ここでは「Ｂチャネル」レジスタと呼
ぶことにする。

【００２９】５５０レジスタセットブロック７６を再び
参照して、ボー発生器レジスタ２９がバス２６と３３へ
結合される。ボー発生器レジスタ２９はＰＣバスからボ
ー速度信号を受ける。通信装置データを介して通信する
アプリケーションプログラムが、データ伝送のために選
択されたボー速度、たとえば３００ボー、１２００ボ
ー、２４００ボー等、を識別する。本発明はそのような
ボー速度に限定されるものではなく、ホストコンピュー
タのバス速度によってのみ限定される。従来は、チャネ
ル速度、すなわち、直列データを並列データへ変換する
チャネルの速度により通信は制約されていた。本発明と
通信するアプリケーションプログラムの最高通信速度は
２４００ボーである。しかし、ホストコンピュータのバ
ス速度は２４００ボーよりはるかに高くできる。そうで
あっても、アプリケーションプログラムは、通信が希望
の速度で行われていることの確認を受けなければならな
い。ボー発生器レジスタ２９におけるボー速度を受ける
ことにより確認信号を発生できる。通信がはるかに高い
速度で行われていてもそうである。

【００３０】送信レジスタ３０は先入れ−先出し（ＦＩ
ＦＯ）レジスタで構成される。このレジスタ３０は送信
データ情報をバス２６から受けるから、５５０型ＵＡＲ
Ｔ転送レジスタに似ている。このデータはバス３３へた
だちに読み出すことができるから、レジスタ３０は８５
３０型装置のＢチャネル受信レジスタに似ている。レジ
スタ３０の出力はバス３３へ供給される。

【００３１】同様に、レジスタ３１は、５５０型ＵＡＲ
Ｔのための受信ＦＩＦＯと、８５３０型装置のための送
信ＦＩＦＯとに似る。割り込み論理レジスタ３２は、デ
ータがいずれかのレジスタへ供給されると、ホストコン
ピュータとローカルマイクロプロセッサへ常に割り込
む。

【００３２】本発明の制御レジスタ２８は、ＳＳｉ７３
Ｍ５５０のような典型的な５５０型ＵＡＲＴにおけるい
くつかのレジスタに似ている。レジスタ２８は５５０型
ＵＡＲＴのライン制御レジスタ、除数ラッチレジスタ、
ライン状態レジスタ、モデム制御レジスタ、モデム状態
レジスタ、ＦＩＦＯ制御レジスタに匹敵する。しかし、
本発明の実現により従来の５５０型ＵＡＲＴのいくつか
の部品をなくすことができる。とくに、受信器のシフト
レジスタ、タイミング制御レジスタ、制御レジスタ、ボ
ー速度発生レジスタ、送信器のタイミング制御レジス
タ、シフトレジスタ、モデム制御論理ハードウェアが本
発明の５５０レジスタブロックにおいてはなくされる。
それらの素子の機能は８５３０ブロック７７において実
現される。

【００３３】８５３０ＳＣＣブロック７７ ８５３０ブロック（またはＳＣＣブロック７７）は、ロ
ーカルマイクロプロセッサと通信するためのマイクロポ
ートバスインターフェイス論理ブロック４２を含む。バ
ス３４は並列データビットＤ１〜Ｄ７をローカルマイク
ロプロセッサへ直接供給できる。ＳＣＣ制御レジスタ３
５はデータと制御信号を受けるためにバス３３へ結合さ
れる。ボー発生器／デジタルＰＬＬブロックはクロック
発生器である。それは、ボー発生器レジスタ２９へ書き
込むことができるボー速度発生器を含む。データ中に符
号化されているクロック信号を回復するためにデジタル
フェーズロックループが構成される。

【００３４】送信チャネル３７と受信チャネル３８は、
特定のプロトコルを実現し、制御レジスタ３５からのビ
ットを受け、適切な出力を供給する実際の装置である。
それらのブロックは通信フォーマットを制御する。たと
えば、同期フォーマット、非同期フォーマット、ｂｉｓ
ｙｎｃフォーマット、ｍｏｎｏｓｙｎｃフォーマット、
ＨＤＬＣフォーマット、ＳＤＬＣフォーマットは本発明
で全て実現できる。ブロック３９はＡチャネル割り込み
論理ブロックである。水晶発振器と前置分周ブロック４
０がプログラム可能な周波数発生器を構成する。

【００３５】図６乃至図１５は本発明のレジスタマピン
グの説明図で、図６は図７と図８の関係図、図９は図１
０と図１１の関係図、図１２は図１３と図１４の関係図
である。各レジスタと関連する略語は各レジスタマッピ
ングの初めの２列の欄に記されている。３列目の欄はレ
ジスタのアドレスを示し、残りの８列は各レジスタのデ
ータビット数を示す。このマッピングは、５５０型ＵＡ
ＲＴへ書き込まれているアプリケーションプログラムに
対する標準的なインターフェイスを提供する。たとえ
ば、従来のアプリケーションプログラムは、特定のメモ
リ場所へ８つのアドレス場所を書くために書き込まれ
る。本発明は、３つのレジスタセットの全てが８つのア
ドレス場所に適合するようにする。

【００３６】図６は図７と図８の関係図で、これら図７
と図８は５５０レジスタのレジスタマッピングを示す。
同様に図９の関係図で示される図１０および図１１はＢ
チャネルレジスタのレジスタマッピングを示す。本発明
においては、５５０レジスタとチャネルＢレジスタは１
つの二重ポートレジスタで構成される。あるレジスタは
共用され、あるアドレス場所は共用されるから、この共
用を利用するために本発明はレジスタをマッピングす
る。図７および図８を参照して、モデム制御レジスタの
適切なビット（Ｄ４）をセットすることにより「ルー
プ」モードが可能にされる。図１０と図１１を参照し
て、モデム制御レジスタの同じビット（Ｄ４）がループ
可能場所である。Ｂチャネルのモデム制御レジスタは
「読出し専用」であることに注目されたい。その理由
は、５５０レジスタセットとＢチャネルレジスタは１つ
の二重ポートレジスタとして実現されるからである。５
５０レジスタはホストＣＰＵバスによって書き込まれ
る。そうすると、８５３０装置のＢチャネルレジスタか
らの読み出しであるかのように、データはバス３３への
読み出しのために利用できる。

【００３７】図１０と図１１に示すマッピング構成の制
御レジスタが図３の前置分周ブロック４０に設けられ
る。

【００３８】図１３、図１４および図１５はＳＣＣブロ
ックＡチャネルの書き込みレジスタと読み出しレジスタ
マッピングをそれぞれ示す。

【００３９】図３の装置は５５０型ＵＡＲＴのために書
かれたアプリケーションプログラムへの互換性を与え
る。しかし、この装置は送信器、受信器またはボー速度
発生器を含まない。したがって、この装置は従来技術よ
りも少ない回路で構成できる。レジスタは完全にバッフ
ァされ（１６バイトＦＩＦＯ）、２つのプロセッサの間
または２つのプログラムの間に通信路を設ける。

【００４０】図３に示す本発明の応用が図４に示されて
いる。仮想装置１（５５０レジスタセット）がＣＰＵバ
ス１２へ結合される。この仮想装置１は並列データを仮
想装置２（ＳＣＣブロック）へ与える。仮想装置２はこ
の並列データをマイクロプロセッサバス１２Ａを介して
通信装置マイクロプロセッサ１７へ供給する。マイクロ
プロセッサ１７は出力１２Ｂをデジタル通信装置（ＤＣ
Ｅ）７４へ与える。

【００４１】データは、マイクロプロセッサ１７により
読み出すために並列の形を維持する。しかし、ホストコ
ンピュータはデータを出力装置へ直列に転送することを
予測する。したがって、本発明は、データが直列に転送
されたことを知らせる信号をホストコンピュータへ供給
する。標準的な装置インターフェイス２１はデータまた
はフォーマット情報を受け、その情報についてマイクロ
プロセッサ１７へ知らせる。そうするとマイクロプロセ
ッサ１７はその情報に従って動作できる。

【００４２】本発明は標準的な装置を提供するものであ
るが、データは並列のままであるから、データを直列に
するために通常必要とされる回路はいずれも含まない。
これによってハードウェアが節約される。また、データ
は並列のままであるから、動作はバス速度で行える。こ
れは非常に大きな性能向上である。

【００４３】コンピュータバスへ接続されてプロトコル
変換を行う装置は多くの機能を果たすことを求められ
る。そのプロトコル変換は簡単な指令翻訳、データフォ
ーマット化、データ修正、またはモデムにおいて見られ
るような電気的なフォーマット変換で構成されることが
ある。この変換機能を監視するためにプロセッサがしば
しば用いられる。コンピュータバスと通信するために並
列ポートが通常用いられる。プロトコル機能を実現する
ための１つの典型的な方法は、中央処理装置に対して標
準的なインターフェイスを行い、データを直列フォーマ
ットへ変換する装置を設けることである。次にそのデー
タは装置プロセッサで使用する（並列フォーマットのよ
うな）フォーマットへ変換される。プロトコル変換を行
うために別の装置が用いられる。この方法は複数の装置
に３つの変換ブロックを必要とする。

【００４４】図５に示すように、本発明は３つのポート
５６，５７，５８を利用する。第１のポートはＣＰＵバ
ス１２へ接続される。ＣＰＵバス１２はデータ転送イン
ターフェイス７６へ結合される。第２のポート５７はバ
ス７８を介してマイクロ制御器へ結合される。バス７８
はデータ転送インターフェイス７６とＳＣＣブロック７
７へも結合される。ＳＣＣブロック７７はポート５８を
介して通信し、変換された出力を生ずる。コンピュータ
バスと通信する並列ポート５６は標準装置に似ている。
第２のポート５７は並列ポートであって、マイクロプロ
セッサへ結合される。マイクロプロセッサはプロトコル
変換を予見できる。第３のポート５８はＳＣＣブロック
７７の出力端子である。第１のポート５６へ書き込まれ
たデータはそのまま第２のポートへ転送される。第２の
ポート５７を用いる制御器はデータを変換ハードウェア
へ転送する。出力（または中間出力）は第３のポートへ
出される。

【００４５】本発明は各種のプロトコル変換のためのハ
ードウェアを提供するものである。本発明の装置へ結合
されているマイクロプロセッサ内のソフトウェアにより
プロトコル変換は行われる。ｂｉｓｙｎｃ，ｍｏｎｏｓ
ｙｎｃ，ＨＤＬＣ，ＳＤＬＣのようなプロトコルは周知
のものであって、ソフトウェアによって容易に実現され
る。

【図面の簡単な説明】

【図１】１つの従来のプロセッサ／通信装置インターフ
ェイスのブロック図である。

【図２】別の従来のプロセッサ／通信装置インターフェ
イスのブロック図である。

【図３】本発明の直列通信エミュレータのブロック図で
ある。

【図４】コンピュータ環境における図３の実施例図であ
る。

【図５】本発明の一実施例のブロック図である。

【図６】図７と図８の関係図である。

【図７と図８】本発明の一実施例の５５０レジスタセッ
トのマッピングを示す。

【図９】図１０と図１１の関係図である。

【図１０と図１１】本発明の一実施例のＢチャネルレジ
スタのマッピングを示す。

【図１２】図１３と図１４の関係図である。

【図１３と図１４】本発明の一実施例のＡチャネル書き
込みレジスタのマッピングを示す。

【図１５】本発明の一実施例のＡチャネル読み出しレジ
スタのマッピングを示す。

【符号の説明】

１１ バスインターフェイス ２７ スクラッチレジスタ ２８ 制御レジスタ ２９ ボー速度発生器レジスタ ４０ 周波数発生器 ７６ 並列転送インターフェイス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダウン・ラングストン アメリカ合衆国 95945 カリフォルニア 州・グラス バレイ・グリーンホーン ロ ード・14981

Claims (3)

【特許請求の範囲】
1. 【請求項１】 並列データ信号と制御信号を受けるため
   にホストコンピュータのプロセッサバスへ結合され、前
   記並列のデータ信号と制御信号を出力として第１のバス
   へ供給する第１の複数のレジスタと、 前記第１のバスへ結合されて前記並列のデータ信号と制
   御信号を受け、かつ前記並列データを直列データへ変換
   する変換手段と、 前記第１のバスへ結合され、前記並列データを第１の出
   力として供給するインターフェイス手段と、を備える回
   路。
2. 【請求項２】 並列データ信号と制御信号を、ホストコ
   ンピュータの第１のバスに依存する第１のレートで前記
   第１のバスから受ける過程と、 前記並列データを第１の複数のレジスタへ供給する過程
   と、 前記第１の複数のレジスタからの前記並列データと前記
   制御信号を第２のバスへ前記第１のレートで供給する過
   程と、 前記並列データを前記第２のバスから並列データインタ
   ーフェイスへ供給する過程と、 前記並列データを直列データへ変換するために、前記並
   列データと前記制御信号を前記第２のバスから変換手段
   へ供給する過程と、 前記直列データを直列通信装置へ供給する過程と、を備
   える、並列データと制御信号をコンピュータから直列通
   信装置へ転送する方法。
3. 【請求項３】 並列データと制御信号を受けるためにホ
   ストコンピュータの第１のバスへ結合される第１のポー
   トと、 前記並列データと前記制御信号を受けるために前記第１
   のポートへ結合され、前記並列データと前記制御信号を
   第１のバスへ供給し、前記並列データを第２のポートへ
   供給する第１の複数のレジスタと、 前記並列データと前記制御信号を受け、前記並列データ
   を直列データへ変換して、その直列データを第３のポー
   トへ供給するために前記第１のバスへ結合される制御手
   段と、を備える通信回路。