JPH0689271A - デジタル信号処理装置 - Google Patents

デジタル信号処理装置

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JPH0689271A
JPH0689271A JP3099138A JP9913891A JPH0689271A JP H0689271 A JPH0689271 A JP H0689271A JP 3099138 A JP3099138 A JP 3099138A JP 9913891 A JP9913891 A JP 9913891A JP H0689271 A JPH0689271 A JP H0689271A
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JP3099138A
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Chen Keping
チエン ケピン
M Svensson Christa
エム スヴエンソン クリスター
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Gennum Corp
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Gennum Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses

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  • General Physics & Mathematics (AREA)
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  • Picture Signal Circuits (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】 【目的】 映像信号処理装置において、対費用効果を向
上させる。 【構成】 ビデオおよび映像処理用に適するデジタル信
号処理装置。処理素子２の直線アレイと、外部制御器イ
ンターフェイス８と、入力／出力ポート６と、外部メモ
リインターフェイス20とを含み、入力／出力ポートによ
りデジタル化カメラおよびビデオ表示モニタのような装
置に対してインターフェイスする。単一命令多重データ
トポロジー（ＳＩＭＤ）を用い、水平と垂直の２つの通
信モードを含む。シフトレジスタが直線アレイ中の処理
素子の間の水平通信すなわち並列通信を行なう。処理素
子の直線アレイが各デジタルサンプルへ１つの処理素子
を提供することにより、一連のデータサンプルを実時間
で処理できるようにする。各処理素子はビット直列算術
論理装置と、キャッシュメモリと、外部メモリインター
フェイスとを含み、処理素子内の全ての通信は、可変出
所アドレスと可変宛先アドレスを有する１つの移動命令
を用いて、１ビットワイドのバスに沿って行なわれる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル信号処理装置に
関するものである。さらに詳しくいえば、本発明はビデ
オおよび映像処理に適当なプロセッサの直線アレイに関
するものである。
【０００２】
【従来の技術】ビデオおよび映像処理の用途において
は、実時間処理が重要である。プロセッサのアレイを用
いると処理速度が高くなるが、プロセッサ間通信に対す
る障害が生じる。不必要なチップ間通信またはプロセッ
サ間通信を減少するコンデンサアーキテクチャは、通信
の障害を解決することにより、処理速度を向上させる１
つの方法である。
【０００３】通信の障害を小さくするために、各種の処
理アレイが開発されている。例えば、バークレー大学
（Berkley University）において開発され、マシン・ビ
ジョン・アプリケーションズ（Machine Vision Applica
tions ）１巻、３〜22ページ，1988年１月号、所載の
「アルゴリズム的に専用される集積回路を用いる映像認
識装置（An Image - Recognition System Using Algori
thmically Dedicated Integrated Circuits ）、と題す
るピー・エー・ルエッツ（P.A.Ruetz ）とアール・ダブ
リュー・ブロダーソン（R.W.Broderson ）の論文に記載
されている「パイプライン映像処理」装置がある。この
装置においては、１組のアプリケーショク特定チップが
パイプラインで接続される。すなわち、各プロセッサは
それの入力データ流に対してある処理を行ない、シーケ
ンス中の次のプロセッサに対して出力データ流を生ず
る。この装置においては現在の段に対応する処理された
データのアレイを次段へ供給するアルゴリズム専用プロ
セッサを各チップが含む。典型的には、プロセッサアレ
イのサイズは処理ウインドウのサイズに等しい。パイプ
ラインシステムアプローチの主な欠点は、専用プロセッ
サのために融通性に架けることである。パイプラインア
ーキテクチャの実現はＩＮＭＯＳのコンボリューション
チップとＤＣＴチップを含む。
【０００４】パイプラインシステムにおいる専用プロセ
ッサの融通性がないことを解決するために、汎用プロセ
ッサのアレイを用いることも行なわれている。汎用ビッ
トプログラム可能なプロセッサが提案されており、かつ
実現されている。アクティブ・メモリ・テクノロジー
（Active Momory Technology）（ＡＭＴ）の分布プロセ
ッサアレイ（ＤＡＰ）を基にしたそのような装置の一例
が、雑誌コンピュータ・システムズ・サイエンス・アン
ド・エンジニヤリング（Computer Systems Science and
Engineering）４巻，２号，1989年４月号，107 〜114
ページ所載の「ＡＭＴ ＤＡＰ−ア プロセッサ・アレ
イ」の「ＡＭＴ ＤＡＰ・ワークステーション環境にお
けるプロセッサアレイ（AMT DAP - A Processor Array
in a Workstation Environment）」と題するディー・ジ
ェー・ハント（D.J.Hunt）により発表されている。
【０００５】汎用プロセッサアレイを用いて構成された
映像処理装置は、融通性に富み、実行速度が高い。プロ
グラム可能なプロセッサによりシステムの融通性が高く
なるが、実行速度が高いのは処理を多数の小型プロセッ
サの間に分布させているためである。しかし、それらの
システムのあるものは外部記憶装置をアクセスする必要
によって妨害される。典型的には、プロセッサチップは
８〜64ビットのプログラム可能なプロセッサを含み、オ
ンチップメモリは、仮にあったとしても、非常に少な
い。プロセッサアレイが遭遇する別の問題は、プロセッ
サを二次元的アレイに相互接続することに関するもので
ある。この相互接続はかなりのチップ面積を占め、かつ
オンチップメモリの数も減少させる。したがって、その
ような映像処理装置は実行可能な処理アーキテクチャを
達成するために数多くのプロセッサチップと外部メモリ
チップを必要とする。その結果としてそれらのシステム
は複雑、大型となり、かつ費用がかかることにより、多
くのビデオおよび高速映像処理用途の費用対効果の利点
が阻害される。
【０００６】
【発明が解決しようとする課題】したがって、発明の目
的は、プログラム可能なビット直列プロセッサの直線ア
レイを基にした１チップ装置を用い、対費用効果の優れ
たビデオおよび映像信号装置を得ることである。
【０００７】本発明の別の目的は、従来のビット直列プ
ロセッサの算術論理装置と同じオーダーにおける実行速
度を有する真のビット直列ＡＬＵを得ることである。
【０００８】
【課題を解決するための手段】本発明は、メモリバスが
編成したアーキテクチャをおのおの利用するビット直列
プロセッサ素子の直線アレイを提供するものである。メ
モリバスアーキテクチャを用いることにより、ビデオま
たはその他の映像の１本走査線中の画素の数と同数のビ
ット直列ＡＬＵおよび直列−並列ビット乗数を含むこと
が許される。典型的には、デジタルフォーマット映像当
り512 個または1024個の画素を有し、標準的なＰＡＬフ
ォーマットでは1135個までの画素を有する。
【０００９】アレイ中のプロセッサ素子は単一命令多重
データ（ＳＩＭＤ）トポロジーで接続される。このＳＩ
ＭＤトポロジーは１つのプログラム制御器と、処理装置
（ＰＥ）のアレイとで構成される。この制御器処理素子
への制御プログラムと放送指令を実行する。処理素子は
放送指令を自身のローカルデータに受けて、それを実行
し、したがって単一命令、多重データを実行する。各ビ
ット直列ＰＥは並列シフトレジスタを含んで、遠隔のオ
フチップ装置と高速入力／出力通信を行ない、別のビッ
ト直列ＰＥとローカル通信を行なう。
【００１０】本発明の第１の面によれば、(a) データ入
力ポートと、(b) データ出力ポートと、(c)(i)プロセッ
サ素子内のデータを転送するバス手段と、(ii)このバス
手段へ結合され、算術論理装置（ＡＬＵ）と通信インタ
ーフェイス手段を含む複数の論理装置と、をおのおの有
するプロセッサ素子の直線アレイと、(d) 前記論理装置
をアドレッシングし、前記バス手段におけるデータの転
送を制御するために、各プロセッサ素子の前記論理装置
へ結合されるアドレス／データ可能化手段と、(e) 前記
データ入力ポートを１つのプロセッサ素子の前記通信イ
ンターフェイス手段へ結合する手段、および前記データ
出力ポートを別のプロセッサ素子の前記通信インターフ
ェイス手段へ結合する手段と、を備え、(f) 少なくとも
いくつかのプロセッサ素子の前記通信インターフェイス
手段は、近くのプロセッサ素子からデータを受ける手段
と、データを近くのプロセッサ素子へ転送する手段とを
含み、前記プロセッサ素子の間の全てのデータ転送は前
記通信インターフェイス手段で行なわれ、各プロセッサ
素子内の全てのデータ転送は前記バス手段で行なわれる
デジタル信号処理装置が得られる。
【００１１】
【実施例】図１を参照して、本発明のデジタル信号装置
１は直線アレイで配置されたいくつかの処理装置（Ｐ
Ｅ）２を含む。それらのＰＥが２つだけとくに示されて
いる。装置１は命令／アドレス制御器４と、入力／出力
インターフェイス６と、外部メモリインターフェイス８
を含む。
【００１２】各ＰＥ２はいくつかの論理装置を含むこと
ができる。図１に示すように、各ＰＥ２は第１の双方向
シフトレジスタスライス10と、第２の双方向シフトレジ
スタスライス12と、ＡＬＵ14と、直列−並列乗数16と、
キャッシュメモリスライス18と、外部メモリインターフ
ェイスレジスタ20とを含む。
【００１３】図１に示すように、各ＰＥ２は直線アレイ
中のスライスを表わす。同様に、ＰＥ２内には、ある論
理装置は、直線アレイの部分を形成する機能ブロックの
スライスがある。各ＰＥ中の第１の双方向シフトレジス
タ10は並列に接続して、直線アレイに等しい長さを有す
る第１の双方向シフトレジスタブロック22を形成する。
同様に、各ＰＥ２中の第２の双方向シフトレジスタ12は
並列に接続されて第２の双方向シフトレジスタブロック
24を形成するスライスである。各ＰＥ２中の直列−並列
乗数16も、並列に接続されて直列−並列乗数ブロック26
を形成するスライスでもある。同様に、各ＰＥ２中のＡ
ＬＵ14はＡＬＵ論理ブロック27を形成し、キャッシュメ
モリスライス18はメモリブロック19を有する。近くのＰ
Ｅ２の間の並列通信により大量のデータを比較的短時間
で移動させることができ、それにより装置１の実時間処
理性能を向上させる。近くのＰＥ２の間のこの並列通信
路に加えて、装置１は、後述するように、ＰＥ２内に別
の態様の通信も行なわれる。
【００１４】命令／アドレス制御器４は、外部マイクロ
制御器またはシーケンサ28から命令を受け、それらの命
令を復号し、それからそれらをデコーダブロック33へ加
える。そのデコーダブロックは各ＰＥ２中の各種の論理
装置を制御する。制御器４は外部マイクロ制御器または
シーケンサ28へ接続するための制御器インターフェイス
30を含む。
【００１５】本発明の別の実施例においては、インター
フェイス30は2.5 ｋ×32ビットの命令ＲＡＭ（ランダム
アクセスメモリ）32を含む。この命令ＲＡＭは装置１と
マイクロ制御器28の間に命令バッファを構成する。その
命令バッファによりマイクロ制御器28はオンチップ制御
器４により実行するために命令をＲＡＭ32へダンプでき
るようにされる。あるいは、命令ＲＡＭ32は、パワーア
ップシーケンス中にブートストラップＲＯＭ（図示せ
ず）からダウンロードされる命令のための実行バッファ
を構成できる。さらに、命令ＲＡＭ32の代りに、プログ
ラム可能な読出し専用メモリ（ＰＲＯＭ）または電気的
に消去可能でプログラム可能な読出し専用メモリ（ＥＥ
ＰＲＯＭ）（図示せず）のようなオンチッププログラム
メモリを用いることができる。ＰＲＯＭまたはＥＥＰＲ
ＯＭを用いることにより、適当な用途、すなわち、制御
命令がオンチッププログラムメモリの容量を超えないよ
うな用途のために１チップ実現の利点が得られる。ま
た、ＥＥＰＲＯＭをプログラムできるから、装置１を新
しい用途のために使用できる。
【００１６】図１に示すように、制御器４は、第１の双
方向直列シフトレジスタ10を制御するためのデコーダ34
と、第２の双方向シフトレジスタ12を制御するためのデ
コーダ36と、ＡＬＵ14を制御するためのデコーダ38と、
直列−並列乗数16を制御するためのデコーダ40と、キャ
ッシュメモリスライス18を制御するためのデコーダ42
と、外部メモリレジスタ20を制御するためのデコーダ44
とをさらに含む。
【００１７】特定の各論理装置は対応するデコーダの共
通制御の下にある。例えば、画素値にスカラー量を乗ず
るための命令を制御器４が入力するものとすると、デコ
ーダ40はあらゆる直列−並列乗数16がカスラー乗算を行
なうことを可能にする。対応するデコーダによる各論理
ブロックの共通制御により、映像処理途用にとくに適す
るＳＩＭＤアーキテクチャを実現する手段を提供するも
のである。
【００１８】さらに図１を参照して、外部デジタル信号
源すなわちデジタル化カメラとインターフェイスするた
めに、装置１は一対の第１の入力／出力ポート46と第２
の入力／出力ポート47、および一対の第３の入力／出力
ポート48と第４の入力／出力ポート49を含む。第１の入
力／出力ポート46は第１のシフトレジスタブロック22の
一端へ接続され、第２の入力／出力ポート47はレジスタ
ブロック22の一端へ接続される。レジスタブロック22と
ポート46,47 は双方向であるから、ポート46,47 のいず
れか一方を入力端子または出力端子とすることができ
る。図１に示すように、ポート46は入力端子であり、ポ
ート47は出力端子である。同様に、第２のシフトレジス
タブロック24に対しては、第３の入力／出力ポート48は
ブロック24の一端へ接続され、第４のポート49はブロッ
ク24の他端へ接続される。
【００１９】第１の一対のポート46,47 の幅と、第２の
一対のポート48,49 の幅は対応するシフトレジスタブロ
ック22,24 の幅と同じであり、デジタル信号処理の用途
に依存する。例えば、８ビット画素はテレビジョン映像
の用途に共通であり、12ビットデータ値はレーダの用途
に共通である。
【００２０】次に図２を参照する。各ＰＥ２は１ビット
ワイドの計算装置であって、内部１ビットワイドまたは
直列バス50を有する。直列バス50は第１のシフトレジス
タスライス10および第２のシフトレジスタスライス12
と、ＡＬＵ14と、直列−並列乗数スライス16と、キャッ
シュメモリ18と、外部メモリレジスタ20とを接続して、
ＰＥ２内の各種の論理装置が相互に通信できるようにす
る。バス50が直列すなわち１ビットワイドであるから、
ＰＥ２内の論理装置はクロックサイクル中にデータの１
ビットだけを転送でき、すなわち、各装置の１ビッチだ
けが１度にバス50から読出され、バス50へ書込まれる。
上記デコーダブロック33はデータビットに対する出所論
理装置と宛先論理装置を制御する。
【００２１】直列バス構造はデコーダとともにＰＥ２中
のメモリバスアーキテクチャになる。ＰＥ２中の各論理
装置は、メモリチップ内の記憶セルに非常に似ているそ
れ自身のアドレスを有する。ＰＥ２から特定の論理装置
すなわちＡＬＵ14を選択するために、制御器４は、その
装置に関連するデコーダ、すなわちデコーダ38に対する
適切な制御信号を発生する。そうすると、デコーダは選
択された論理装置を可能状態にして、その論理装置が直
列バス50からデータを読出すこと、または直列バスへデ
ータを書込むことができるようにする。メモリバス編成
を用いて、装置１は効率的なアーキテクチャを構成する
ことにより、１つまたは複数の画素をＰＥ２の専用にで
き、ＰＥ２の直線アレイを用いてビデオ映像の完全な線
を装置１へ桁送りして処理できる。
【００２２】なお図２を参照して、第１のシフトレジス
タ10と第２のシフトレジスタ12はいくつかの１ビットセ
ル52を含む。この実施例においては、シフトレジスタ1
0,12は10個の１ビットセル52を有する。各セル52は線54
により直列バス50へ接続されることにより、いずれかの
レジスタ10,12 内のセル52とバス50の間で１ビットデー
タの転送を行なえるようにする。図２に示すように、各
セル52は附近シフトレジスタ接続線56も含む。この接続
線56は各セルを、それの両側の附近レジスタ10,12 中の
対応するセル52へ接続する。このようにして、装置１は
直線アレイ中のＰＥ２の間でデータ、すなわち、画素の
並列通信を行なう。さらに、全てのＰＥ２は同じ構造を
共用し、それぞれのシフトレジスタ10,12 を接続するか
ら、それらは大域シフトレジスタブロック22,24 を有す
る。
【００２３】図１と図２からわかるように、この装置
は、水平データ転送と垂直データ転送の２つのデータ転
送モードを含む。水平データ転送モードにおいては、１
つのＰＥ２から「水平に」入力ポート46,47 からのデー
タを次のＰＥ２の出力ポート48,49 を移動させるために
シフトレジスタブロック22,24 を用いる。シフトレジス
タブロック22,24 はデータサンプルと同じ広さ、すなわ
ち８ビット画素にできるから、この装置は一連のデジタ
ルデータサンプルをＰＥ２の間で並列に移動できる。垂
直転送モードにおいては、この装置１は、対応するレジ
スタブロック22,24 に含まれている個々のシフトレジス
タ10,12 からのデータを処理のためにＰＥ２内の各種の
論理装置へ移動させるために直列バス50を用いる。例え
ば、装置１は第１のシフトレジスタ10からのデータをキ
ャッシュメモリ18へ転送でき、それから、メモリ18に格
納されているスカラー量に加え合わせる。ＰＥ２を直線
アレイとして構成することにより、データサンプルの全
シーケンス、例えばＶＧＡ（商標）ビデオグラフィック
ス−720 画素を装置１へ桁送りし、垂直転送モードを用
いてＰＥ２のアレイにより処理できる。
【００２４】画素を処理するために、装置１は垂直デー
タ転送モードを用いてデータをＰＥ２中の論理装置の間
で移動させる。上記のように、各ＰＥ２はそれの論理装
置を接続する直列バス50を有する。処理すべき画素デー
タは直列バス50に沿ってビットごとに論理装置へ移動さ
せられ、それからキャッシュメモリ18へローカルに格納
されるか、シフトレジスタ10,12 へ戻され、そこで別の
ＰＥ２または外部装置、すなわち、ビデオ表示端末器
（図示せず）へ転送できる。
【００２５】それら２つのデータ転送モードは各ＰＥ２
のローカル処理性能に組合わされて、画素またはその他
のデジタルデータを移動および処理するための強力なア
ーキテクチャを構成する。サンプリングクロックまたは
他のシーケンサを用いて、装置１はデジタルデータサン
プルの全シリーズをシフトレジスタ10,12 を介して水平
に桁送りでき、ＰＥ２の直線アレイを用いて各データサ
ンプルを別々に処理し、それから、処理されたデータサ
ンプルをシフトレジスタ10,12 を介して水平に順次桁送
り出すことができる。さらに、装置１は直線アレイとし
て編成されるから、新しいデータサンプルのシーケンス
を、前に処理されたデータサンプルのシーケンスが桁送
り出されるのと同時に桁送りで入力させることができ
る。
【００２６】例えば、ラスタ走査ビデオ用途において
は、装置１は第１のシフトレジスタブロック22を用いて
８ビットワイドの画素の完全な線を水平に入力でき、第
２のシフトレジスタブロック24を用いて以前のラスタ走
査線から処理された画素を水平に同時に出力できる。ラ
スタ走査の帰線期間中は装置１は第２のシフトレジスタ
ブロック24へ処理された画素を以前のラスタ走査線から
ロードし（垂直転送）、画素の入力された線を処理のた
めにキャッシュメモリブロック19へ転送する（再び垂直
転送）。
【００２７】図３を参照して、ＡＬＵ14はＡレジスタ58
と、Ｂレジスタ60と、Ｃレジスタ62との３つの１ビット
レジスタを含む。レジスタ58,60,62はバス50から読出さ
れた１ビットデータを格納し、デコーダ38（図示せず）
によりアドレスされる。Ａレジスタ58とＢレジスタ60は
２つの入力線64,66 を有し、各入力線はバス50へ接続さ
れる。一方の入力線64はバス50からの直接入力であり、
他方の入力線66はバス50から読出されたデータの論理的
な補数である。反転データ入力線64と非反転データ入力
線66の組合わせはＡＬＵ14のブール機能性能を拡張す
る。
【００２８】さらに図３を参照して、ＡＬＵ14は全加算
器68を含む。この全加算器は和論理装置70と、桁上げ論
理装置72とで構成される。３つのレジスタ60,62,64は出
力74,76,78を有する。それらの出力は和論理装置70と桁
上げ論理装置72へ供給され、それにより２進全加算器機
能を提供する。Ｃレジスタ62は桁上げ帰還入力端子80も
含む。この入力端子80は桁上げ論理装置72の出力端子へ
接続される。Ｃレジスタ62へのこの帰還入力端子80は２
進の加算と減算の速度を向上させる。
【００２９】図３に示すように、ＡＬＵ14はブール論理
装置63を含む。この論理装置は論理表現ＡＣ＋ＢＣ
* （Ｃ* はＣの論理的補数を示す）を実現する。この表
現においては、Ａ，Ｂ，ＣはＡ，Ｂ，Ｃレジスタ58,60,
62の内容であり、かつ出力線74,76,78を用いてそれぞれ
タップされる。論理装置63はＡＬＵ14におけるブール機
能の実行を容易にする。
【００３０】ＡＬＵ14は、バス50を第１の右附近ＰＥ２
のＡレジスタ58へ接続するタップ線82（第１の右附近タ
ップ線）と、バス50をＰＥ２の右の第２の附近のＡレジ
スタ58へ接続するタップ線84とをも含む（第２の右附近
タップ線）。それらのタップ線82,84 は、２つの水平附
近を加え合わせ、それに続いて２つの垂直和を加え合わ
せることにより平滑化を行なう２−Ｄ ２−Ｄ映像縁部
抽出のようなあるデジタル信号処理アルゴリズムを実行
することを容易にする。図３に示すように、ＡＬＵ14は
ＰＥ２の第１と第２の左附近のための２本の類似のタッ
プ線86,88 を含む（第１と第２の左附近タップ線）。
【００３１】装置１のメモリバスアーキテクチャと結び
合って、レジスタ58,60,62と、和装置70と、桁上げ装置
72と、附近タップ線82,84,86,88 は全てメモリセルとし
てバス50へ接続される。ＡＬＵ14内の各装置はアドレス
線87（破線で示されている）を含む。本発明の１つの面
において、アドレス線は、装置をバス50へ接続する送信
ゲート（破線で示されている）へ接続される。制御器４
へＡＬＵデコーダ38は送信ゲート89をアドレスするため
に線87を用い、それにより装置がデータをバス50から読
出し、バス50へデータを書込むことを可能にする。
【００３２】図３において明らかなように、本発明によ
り特徴づけられているＡＬＵ14は真のビット直列算術論
理装置である。直列バス構造を中心として編成されたＡ
ＬＵ14は、クロックサイクル当り１ビットのデータの読
出しと書込みだけを行なうことができる。このことは、
レジスタへ種々のデータを同時に入力するためにマルチ
プレクサを用いる他のほとんどのＡＬＵに対するケース
ではない。直列バス構造を利用することにより、装置１
はマルチプレクサの必要を避け、それにより半導体チッ
プの面積を大幅に節約する。
【００３３】この実施例においてＡＬＵ14を制御するた
めに用いられるアドレスを表Ｉに示す。
【００３４】 表 Ｉ ＡＬＵアドレス／指令 オペレーション ０ バス(50)への桁上げ(72) １ バス(50)への桁上げ(72)と、桁上げ帰還(80) ２ Ｃレジスタ(62)へのバス(50) ３ バス(50)への論理ＡＣ＋ＢＣ* (63) ４ Ｂレジスタ(60)へのバス(50) ５ Ｂレジスタ(60)と桁上げ帰還(80)へのバス(50) ６ Ｂレジスタ(60)へのバス* (66) ７ バス(50)への和(70) ８ Ａレジスタ(58)へのバス(50) ９ Ａレジスタ(58)へのバス* (66) 10 第２の左附近(88)ＰＥからバス(50)へのレジスタ (58) 11 第１の左附近(86)ＰＥからバス(50)へのレジスタ (58) 12 バス(50)へのレジスタ(58) 13 第１の右附近(82)ＰＥからバス(50)へのＡレジス タ(58) 14 第２の右附近(84)ＰＥからバス(50)へのＡレジス タ(58) 15 オペレーションなし ＊は論理補数を示す。
【００３５】表Ｉに示されている命令から分かるよう
に、ＡＬＵ14は移動命令またはデータ転送命令を基にし
て動作する。データを適切なアドレスすなわちＡＬＵへ
移動させることによりＡＬＵ14はデータを処理する。例
えば、３つのビットを加え合わせることは下記の移動命
令を実行することを含む。 ８−Ａへのバス；第１のデータビットをＡレジスタへ移
動する ４−Ｂへのバス；第２のデータビットをＢレジスタへ移
動する ２−Ｃへのバス；第３のデータビットをＣレジスタへ移
動する ７−バスへの和；和をバスへ移動することにより結果を
読出す それから３ビットの和を第１のシフトレジスタそれか
ら、適切な移動命令を発することにより、３ビットの和
を第１のシフトレジスタ10またはキャッシュメモリ18へ
移動できる。
【００３６】図２に示すように、キャッシュメモリスラ
イス18は直列バス50へ接続される。各キャッシュメモリ
スライス18はいくつかの１ビットデータセル90を含む。
それらのセル90は直列バス50へ全て個々に接続され、そ
れによりバス50と個々のメモリセル90の間でデータを転
送できるようにする。特定のメモリセル90をアドレスす
るためにデコーダ42を用いることにより、それのデータ
がバス50へ書込まれ、それから、バス50へ接続されてい
る別の論理装置、例えばＡＬＵ14のＡレジスタ58により
読出しまたは入力できる。この実施例においては、ＰＥ
２のためのキャッシュメモリスライス18は256 ビットで
ある。したがって、８ビット画素に対してはキャッシュ
メモリ18だけに32個の画素値を格納できる。
【００３７】図４にデータメモリセル90の編成が示され
ている。この実施例においては、各セル90は格納トラン
ジスタ92と、書込みトランジスタ94と、読出しトランジ
スタ96との３個の電界効果トランジスタを有する。書込
みトランジスタ94は格納トランジスタ92とバス50の間に
接続される。読出しトランジスタ96は格納トランジスタ
92のソースとバス50の間に接続される。
【００３８】データのビットを書込むため、または格納
するために、制御器４は移動命令を実行する。その移動
命令は、データビットをバス50へ出力するために、デー
タビットの出所、例えばＡＬＵ14中の和論理装置70をア
ドレッシングすることを含む。同時に、制御器４はメモ
リセル90すなわち、宛先アドレスにおいて移動命令を実
行する。それはデコーダ42を介して書込みトランジスタ
94をターンオンすることにより、データビットを和論理
装置70からバス50を介して格納トランジスタ92へ転送す
る。そのデータビットは、格納トランジスタ92のゲート
とソースの間に形成されている寄生コンデンサ98に電荷
として格納される。
【００３９】メモリセル90を読出すために、移動命令が
再び実行されるが、読出し動作に対しては、メモリセル
90はソースアドレスになる。例えば、メモリセル90に格
納されているデータビットをＡＬＵ14のＢレジスタ60へ
転送するために、制御器４は移動命令を実行する。読出
しトランジスタ96はソースアドレスを含み、Ｂレジスタ
60は宛先アドレスを含む。デコーダ42を介してアドレス
されると、読出しトランジスタ96はターンオンし、格納
トランジスタ92とコンデンサ98をバス50へ接続すること
により、データビットをバス50へ書込む。Ｂレジスタ60
は、宛先アドレスとして、同時にバス50からデータビッ
トを入力する。
【００４０】図４から明らかなように、キャッシュメモ
リ18のメモリセル90はダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）である。スタチックランダムアクセス
メモリ（ＳＲＡＭ）と比較して、ＤＲＡＭはチップ面積
が小さく、電力消費量が少ないことが利点である。しか
し、ＤＲＡＭ90は、洩れ電流により格納コンデンサ98か
ら電圧が失われるから、保存されるデータを再生するた
めに周期的なリフレッシュ信号を発生する。この実施例
においては、データが装置１内を移動する高い内部速度
すなわち20MHz クロック速度のために、追加のリフレッ
シュ回路は含まない。データの減衰が要因であるような
用途においては制御器４のためのプログラムにおいてリ
フレッシュを行なうことができる、すなわち、ソフトウ
エアリフレッシュである。
【００４１】この実施例で用いられる直列−並列乗数16
が図５に示されている。乗数16はビット−直列パイプラ
イン論理装置であって、そこにおいて被乗数に乗数がビ
ットごとに乗ぜられ、その積がバス50へビットごとに送
り出される。
【００４２】図５に示すように、直列接続されている、
すなわちパイプライン接続されているいくつかの全加算
器100 で構成される。全加算器100 は順次縦続接続され
て、被乗数の最上位ビット（ＭＳＢ）が被乗数の最下位
ビット（ＬＳＢ）に一致する。各全加算器100 は、全加
算器100 をバス50へインターフェイスする論理ゲートを
含む。図５に示すように、バス50はオアゲート104 を用
いるＭＳＢ全加算器100 を除き、ノアゲート102 を介し
て全加算器100 をインターフェイスする。各論理ゲート
102,104 は第１の入力端子106 と第２の入力端子108 を
有する。第１の入力端子106 は、ＭＳＢ−ＬＳＢ順序に
対応するアドレスを有する被乗数ビットをロードする。
第２の入力端子108 は被乗数に対して動作する乗数のビ
ットである。乗数16の実現においては、第２の入力端子
108 は全ての論理ゲート106,108に共通である。
【００４３】なお図５を参照して、各全加算器100 は第
１と第２の１ビットレジスタ110,112 も含む。第１の１
ビットレジスタ110 は対応する全加算器100 からの和結
果をを格納する。第２の１ビットレジスタ112 は対応す
る全加算器100 から桁上げ結果を格納する。それらのレ
ジスタ110,112 はシーケンス中の以前の加算から結果を
格納する。和レジスタ110 は次段の全加算器100 に供給
するし、桁上げレジスタ112 は同じ段の全加算器100 へ
帰還する。１ビット積レジスタ111 は、ＬＳＢに対する
全加算器100 の和レジスタ110 の代りをする。積レジス
タ111 はバス50へ接続され、このレジスタ111 を用いて
乗算器は積を直列に送り出す。
【００４４】図５に示すように、各レジスタ110,111,11
2 はリセット線113 へも接続される。命令／アドレス制
御器４の制御の下に、リセット線113 は初期化信号を供
給して、レジスタ110,111.112 を乗算の前に既知状態す
なわち論理零に置く。
【００４５】この実施例においては、互いに縦続接続さ
れた全加算器があり、それにより10ビット被乗数を直列
パイプラインのやり方で乗ずる。表IIは乗算器16を制御
するために用いられる命令を示す。
【００４６】 表 III 乗算器アドレス オペレーション ０〜９ ＬＳＢ−ＭＳＢに対する入力端子（106)へのバス(50)、 すなわち、10ビット被乗数をビットごとにロードするため のアドレス 10 第２の論理ゲート入力端子(108) へのバス(50)、および結 果をレジスタ(110,111,112) へ桁送りする。 11 第２の論理ゲート入力端子(108) へのバス(50) 12 バス(50)への積レジスタ(111) 13 バス(50)とシフトレジスタ(110,111,112) への積レジスタ (111) 14 乗算器(16)リセット(113) 15 オペレーションなし 装置１のメモリバスアーキテクチャと一致して、表IIの
命令は出所アドレスと宛先アドレスを持つ移動命令を有
する。それらの命令は乗算器16とバス50の間のデータ転
送を行なわせる。例えば、被乗数ＬＳＢ−ＭＳＢをロー
ドする、すなわち、乗算器16のための入力線106 におけ
るアドレス０〜９をロードする命令と、乗算器へ直列に
ロードする、すなわち、乗算器16へアドレス10と11をロ
ードする命令と、結果の積をバス50へ直列に桁送りする
ための命令、すなわち、直列乗算器16に対するアドレス
13を桁送りする命令とがある。それらの命令を用いて、
乗算器16は10ビット被乗数を直列に乗じ、結果の積をキ
ャッシュメモリ18またはシフトレジスタ10,12 へ書込む
ことができる。
【００４７】表III は装置１に対する残りの命令を示
す。この表からわかるように、それらのアドレス／指令
はＰＥ２内の残りの装置、例えばシフトレジスタ10,12
と、キャッシュメモリ18と、外部メモリインターフェイ
ス20とを制御するための命令を含む。
【００４８】 表 III (1) 第１のシフトレジスタ(10) アドレス／指令 オペレーション ０〜７ 第１のシフトレジスタ(10)のビット０〜７、すなわち セル(52)へのバス。 ８〜15 バス(50)への第１のシフトレジスタ(10)のビット０〜 ７、セル(52)。 16 第１のシフトレジスタ(10)を右へ（水平に）桁送りす る。 17 第１のシフトレジスタ(10)を左へ（水平に）桁送りす る。 18 待機 (2) 第２のシフトレジスタ(12) アドレス／指令 オペレーション ０〜７ 第２のシフトレジスタ(12)のビット０〜７、すなわち セル(52)へのバス(50)。 ８〜15 バス(50)への第２のシフトレジスタ(12)のビット０〜 ７、セル(52)。 16 第２のシフトレジスタ(12)を右へ（水平に）桁送りす る。 17 第２のシフトレジスタ(12)を左へ（水平に）桁送りす る。 18 待機 (3) キャッシュメモリ(18) アドレス／指令 オペレーション ０〜256 バス(50)へのキャッシュメモリ(18)のビット０〜256 すなわちセル(90)。 257 〜511 キャッシュメモリ(18)のビット０〜256 、セル(90)へ のバス(50)。 (4) 外部メモリインターフェイス(8) アドレス／指令 オペレーション ０〜７ インターフェイスレジスタ(20)の１つ、すなわち０〜 ７への外部メモリ(114) 。 ８〜15 外部メモリ(114) へのインターフェイスレジスタ(20) の１つ、すなわち０〜７。 16 バス(50)へのインターフェイスレジスタ(20)。 17 インターフェイスレジスタ(20)へのバス(50)。
【００４９】表Ｉ，II，III から明らかなように、装置
１を制御する指令は全て単一の移動命令になる。出所ア
ドレスと宛先アドレスを用いることにより、移動命令は
出所からのデータの１つを宛先アドレスへバス50に沿っ
て転送する。ＰＥ２内の論理装置を直列バス50における
メモリアドレスとして編成することにより、データを１
つの出所アドレスから多数の宛先アドレスへ放送でき
る。装置１は単一命令コンピュータ（ＳＩＣ）である、
すなわち、縮少命令セットコンピュータ（ＲＩＳＣ）の
極端なケースであるから、直列バス50におけるアドレス
に論理回路を配置し、特定のアドレスへ書込みまたは特
定のアドレスから読出すことにより計算が行なわれる。
【００５０】ある映像およびビデオの処理用途において
はオンチップキャッシュメモリ18に格納できるデータよ
り多くのデータを格納する必要があることがある。その
ような用途の場合には、装置１は外部メモリインターフ
ェイス８（図６）を含む。この外部メモリインターフェ
イス８により、ＰＥ２のアレイを、ＲＡＭチップまたは
その他の大容量記憶装置のような外部記憶装置114 へ接
続することによって、記憶容量を増大できる。外部記憶
装置114 は、例えばロックアップテーブルを必要とする
用途のための読出し専用メモリ（ＲＯＭ）チップで構成
することもできる。
【００５１】図６に示すように、外部メモリインターフ
ェイス８は各ＰＥ２に対するインターフェイスレジスタ
20と一連のマルチプレクサ116 を含む。各ＰＥ２におい
ては、インターフェイスレジスタ20はバス50をマルチプ
レクサ116 の入力端子118 へ接続し、マルチプレクサ11
6 の出力端子120 を出力パッド122 へ接続する。出力パ
ッド122 はキャリヤすなわちパッケージ上のピンまたは
リード（図示せず）を半導体台へ接続するための接触点
となる。
【００５２】さらに図６を参照して、レジスタ20はバッ
ファ機能を行なう。バス50の内部速度は外部記憶装置11
4 のアクセス時間の何倍もあることがあるから、レジス
タ２０がバッファ機能を果す必要がある。本発明の第１
の面においては、レジスタ２０はデータの１ビットをバ
ッファする。本発明の別の面においては、レジスタ20
は、データの１ビットをバッファすることにより装置１
が低速の外部記憶装置114 とインターフェイスするため
に、８個の１ビットセルを含む。
【００５３】マルチプレクサはかなりのチップ面積を占
めることがあるが、外部メモリインターフェイス８にお
いては、出力パッド122 とピン取出しとの制限のため
に、マルチプレクサはチップ面積を節約する。各ＰＥ２
に対して直接１対のインターフェイスを行なうことによ
り、出力パッドとピンの数が非常に多くなる結果とな
り、そのために装置１の製造とパッケージングが非常に
困難になる。したがって、ＰＥ２の外部記憶装置114 へ
の経路を設けるためにマルチプレクサ116 を利用するこ
とにより、レジスタ20はより低速の記憶装置114 に対し
てバッファするから、外部アクセスを大幅に失うことな
しに、チップ面積が大幅に節約され、パッケージが小型
にされる。
【００５４】本発明の好適な実施例においては、ＰＥ２
を外部記憶装置114 へ接続するために、インターフェイ
ス81はいくつかの８対１マルチプレクサ116 を利用す
る。1024個のＰＥ２の直線アレイの場合には、インター
フェイス８は128 個のマルチプレクサ116 を要する。外
部メモリ出力のためにデコーダ124 は制御器４からの７
個のアドレス入力を基にしてマルチプレクサ選択信号を
発生する。装置２のＳＩＭＤアーキテクチャにおいて
は、128 個の各マルチプレクサ116 は、表III に示され
ている外部記憶装置の命令を基にして、インターフェイ
スレジスタ20の１つを選択し、それの８本の入力線118
へ接続する。例えば、８の群中の第２のＰＥからのデー
タビットを出力するために制御器４は、インターフェイ
スレジスタ１を可能状態にするアドレス／指令10を求め
る。いいかえると、装置１は、データを外部記憶装置11
4 へ出力するために、２段階アドレッシング法を利用す
る、すなわち、マルチプレクサ116 をアドレッシング
し、それから入力118 を８個のインターフェイスレジス
タ20の１つから選択する。
【００５５】次に、半導体台すなわち「チップ」上の装
置１の位置が示されている図７を参照する。１平方セン
チメートルのチップ寸法を基にし、かつサブミクロンの
ピッチすなわち線幅を用いて、1024個の処理素子２の直
線アレイを上側の群126 と下側の群128 として実現でき
る。この配置においては、512 個のＰＥ２が上側の群に
配置され、512 個のＰＥ２が下側の群に配置される。図
７に示すように、１つのキャッシュメモリブロック19が
上側の群126 と下側の群128 の間に分割される。上側の
群中のＰＥ２はキャッシュメモリブロック19の奇数列を
用い、下側の群中のＰＥ２はキャッシュメモリブロック
19の偶数列を用いる。この配列が可能である理由は、キ
ャッシュメモリブロック19の線の幅が個々の線の幅より
狭いからである。また、この配置の編成はチップ面積の
効率的な利用である。
【００５６】上記のように、各ＰＥは、第１の双方向シ
フトレジスタ10と、第２の双方向シフトレジスタ12と、
ＡＬＵ14と、直列ー並列乗算器16と、外部記憶装置イン
ターフェイスレジスタ20とを有する。図７に示すよう
に、それらの各論理装置は、処理素子アレイの上側の群
126 と下側の群128 とに対応する512 個の素子の直線ア
レイとして配置される。第１と第２のシフトレジスタ2
2,24 と、ＡＬＵ論理ブロック27と、直列ー乗算器ブロ
ック26とに加えて、外部既知インターフェイスブロック
134 もある。同じチップには制御器インターフェイス30
も配置される。この制御器インターフェイスは命令ＲＡ
ＭまたはＰＲＯＭ（図示さず）を含むことができる。こ
のブロック構造を用いると、ＰＥ２の中の種々の論理装
置の間に必要な相互接続数が少なくなり、その結果とし
てチップ面積を効率的に使用することになる。
【００５７】更に図７を参照して、ＰＥ２の直線アレイ
は下側の群126 と上側の群128 に分割されるから、第１
のバス137 と第２のバス139 が第１のシフトレジスタ22
と第２のシフトレジスタ24をそれぞれ結合して、1024ビ
ット長のレジスタブロック22,24 を形成する。上記のよ
うに、レジスタブロック22,24 は直線アレイ中の全ての
ＰＥ２の間に水平通信路を設ける。類似のバス130 がＡ
ＬＵ論理ブロック27の対応する下側の群と上側の群を結
合する。
【００５８】次に、本発明の別の面を示す図８を参照す
る。この面では、ＰＥ２は通信可能化装置132 を含む。
この通信可能化装置132 は特定のＰＥ２が隣接するシフ
トレジスタスライス10,12 中のセル52の間のデータ路を
制御するＰＥ２，すなわち右と左に対する通信を行うこ
とを可能にし、または不能にする。通信可能化装置132
を用いて、特定のＰＥ２を水平通信路から分離できる。
特定のＰＥ２を分離することにより、後で説明するよう
に、本発明には追加の技能が持たせられる。各ＰＥ２は
それ自身の通信可能化装置を含む。その通信可能化装置
はシフトレジスタ10,12 へ結合される。以下の説明にお
いては、通信可能化装置132 の動作を図８に示されてい
る第１のシフトレジスタ10に関して説明することにす
る。通信可能化装置132 の動作は、当業者には明らかな
ように、第２のシフトレジスタ12の動作と同じである。
図８に示すように、通信可能化装置132 はシフトレジス
タ10へ結合される。通信可能化装置132 は状態レジスタ
133 と、いくつかの第１の制御スイッチ135 と、いくつ
かの第２の制御スイッチ153 とを含む。シフトレジスタ
10内のセル52の各々に第１の制御スイッチ135 と第２の
制御スイッチ153 がある。制御線141 が第１の制御スイ
ッチ135 と第２の制御スイッチ153 の全てを状態レジス
タ133 は制御スイッチ135,153 を制御する。
【００５９】さらに図８を参照して、各第１の制御スイ
ッチ135 はデータ供給入力端子143と、データバイパス
入力端子145 と、出力端子147 とを含む。データ供給入
力端子143 は出力端子10内のセル52からの附近セル出力
線149 へ接続され、データバイパス入力端子145 は附近
セル入力線46へ接続される。
【００６０】第１の制御スイッチ135 の出力端子147
が、図８に示す附近セルＰＥ２の附近セル入力線56へ接
続される。状態レジスタ133 の制御の下に、第１の制御
スイッチ135 は、出力端子147 と附近ＰＥ２を右へたど
るために２つの入力端子143,145 のうちの１つを選択す
る。
【００６１】図８に示すように、第２の制御スイッチ15
3 は、第１の制御スイッチ135 の鏡像である。各第２の
制御スイッチ153 は１本の入力線155 と、データ供給出
力端子157 と、データバイパス出力端子159 とを含む。
入力線155 は附近ＰＥ２の附近セル出力線149 へ接続さ
れる。データ供給出力端子157 はシフトレジスタ10のセ
ル52における附近セル入力線161 へ接続され、データバ
イパス出力端子159 はシフトレジスタ10のセル52におけ
る附近セル出力線149 へ接続される。第１の制御スイッ
チ135 と同様に、第２の制御スイッチ153 は、状態レジ
スタ133 の制御のもとに、すなわち、制御線141 を用い
て、附近ＰＥ２の附近線149 へ接続されている入力端子
155 を出力端子157,159 の１つへ結びつける。
【００６２】例えば、特定のＰＥ２を分離するために、
状態レジスタ133 の制御の下に、第１の制御スイッチ13
5 が左に隣接するＰＥ２の附近セル入力線56、すなわ
ち、バイパス入力端子145 を選択し、第２の制御スイッ
チ135 が右に隣接するＰＥ２の附近セル出力線149 をデ
ータバイパス出力端子159 へ結び付ける。図８に示すよ
うに、両方のデータ方向における特定のＰＥ２内のシフ
トレジスタ10のセル５２を実効的に「短絡する」ことに
より、ＰＥ２を水平通信路から分離する。当業者には明
らかなように、シフトレジスタ10,12 の双方向データ転
送性能は第１の制御スイッチ135 と第２の制御スイッチ
153 を用いてセル52を双方向に分離する。シフトレジス
タ10,12 の代りに一方向装置（後で述べる）を用いると
すると、ＰＥ２を右と左に隣接するＰＥ２から分離する
ために制御スイッチ135 または153の１つだけを必要と
する。
【００６３】上記のように、状態レジスタ133 は制御ス
イッチ135,153 の経路を制御する。本発明のこの実施例
においては、状態レジスタ133 は１ビットレジスタを有
し、データビットが制御スイッチ135 と153 の状態を制
御する。図８に示すように、線151 が各ＰＥ２の状態レ
ジスタ133 を隣接するＰＥ２の状態レジスタ132 へ接続
する。状態レジスタ133 の接続により直列制御語、すな
わち、各状態レジスタ133 に対するデータビット列、を
装置１へ直列に桁送りできるようにする。各ＰＥ２のた
めの第１の制御スイッチ135 と第２の制御スイッチ153
は、そのＰＥ２に対する状態レジスタ133 に格納されて
いるデータにより制御されるから、通信可能化装置132
はプログラム制御にとくに適する。例えば、制御器イン
ターフェイス30を用いる外部マイクロ制御器28を用いて
制御語中で直列に桁送りでき、または別の用途において
は制御語をブートストラップＲＯＭ（図示せず）に格納
して、下記のようにパワーアップシーケンスの一部とし
てダウンロードできる。
【００６４】本発明の別の面においては、状態レジスタ
133 の構造を、図９に示されているＰＲＯＭまたはＥＥ
ＰＲＯＭのようなプログラム可能な記憶装置133aを用い
て実現できる。各状態レジスタ133 はプログラム可能な
記憶装置133a中の記憶場所で置換できる。その記憶場所
には直線アレイ中の測定のＰＥ２に組合わされ、特定の
ＰＥ２の可能化状態を対応する記憶場所のアドレスへ書
込むことにより、その可能化状態がプログラムされ、、
または格納される。状態レジスタ133 のこの別の実現に
より、記憶装置をプログラムして装置１のテストおよび
パッケージの段階において障害を生じたＰＥを不能にで
きるという別の利点も得られるとともに、装置１のデジ
タル信号処理用途の諸要求に従って、機能するＰＥをプ
ログラムするための性能を終端ユーザーに提供する。
【００６５】プログラム可能な制御のシフトレジスタに
直列制御語を用いて、ＰＥ２の状態、すなわち、可能状
態または不能状態にあるか、を「急いで」変更できる。
直線アレイ中の特定のＰＥ２を迅速に選択するこの性能
により、追加の機能性と融通性がもたらされる。たとえ
ば、通信可能化装置132 が提供できるプログラム可能な
３つの機能は、(1) ＰＥのテスト、(2) 障害のあるＰＥ
の分離、(3) プログラム可能な直線アレイの長さ、等で
ある。
【００６６】通信可能化装置132 によって直線アレイ中
の各ＰＥを個々にテストし、使用することができるよう
にされる。このことは、装置１を半導体基板から最初に
切断し、それから試験器具に取付ける時に、とくに重要
である。直線アレイ中の特定のＰＥをテストするため
に、制御語はそのＰＥを可能状態にし、その間に他の全
てのＰＥを不能状態にする。例えば、直線アレイ中の第
４のＰＥをテストするために、制御語は、第４のビット
位置にある論理１を除き、全部零を含む。
【００６７】テスト可能性機能に障害のあるＰＥ分離機
能が関連付けられる。テストアルゴリズム中に障害にあ
るＰＥが検出されると、その特定のＰＥに対応するビッ
トと状態レジスタをセットすることによって、障害にあ
るＰＥを分離できる。例えば、1024個のＰＥの直線アレ
イを有する装置において、障害のあるＰＥが10個見つか
ったとすると、それらの障害のあるＰＥをユーザーのた
めに文書化できる。たとえば、外部マイクロ制御器28に
対するファームウェアの一部として、ユーザーは障害の
あるＰＥを不能にする。テスト機能と分離機能は、ユー
ザーへ出荷できる使用可能な装置の数を増加もする。例
えば、より少数の直線アレイを要する用途においては、
障害のあるＰＥをいくつか含むが、機能するＰＥを十分
な数だけ含む装置１を依然として使用できる。
【００６８】第３の機能は直線アレイ長さのプログラム
可能性である。今は明らかになったように、状態レジス
タ133 に桁送りされる直線制御語を、特定のＰＥ２を分
離するためばかりでなく、直線アレイの長さを制御する
ためにも使用できる。直線アレイ長さを制御するため
に、制御語はＰＥ２の求められている数を単に可能状態
にする。例えば、装置が1024個のＰＥ２の直線アレイを
有し、720 個だけのＰＥを求められるとすると、たとえ
ばＶＧグラフィックス、それらのＰＥに対応する制御語
のビットに０を書き込むことにより720 〜1024個のＰＥ
を不能状態にできる。さらに、使用されていないＰＥ２
を不能状態にすることにより、水平通信路におけるおけ
る装置１の実効帯域幅を広くできる。個々で説明してい
る実施例においては、通信可能化装置132 を１つの状態
レジスタを含むものとして説明したが、追加の状態レジ
スタ（図示せず）を含ませることにより直線アレイの多
重構成を装置１にロ−カルに格納でき、それにより特定
の用途の為の直線アレイ構成へ「急速に」代える事がで
きる。
【００６９】本発明の別の実施例においては、シフトレ
ジスタブロック22,24 の一方または両方の代りに二重ポ
ートメモリ（図示せず）を用いることができる。二重ポ
ートメモリによりシフトレジスタ22,24 に類似の機能、
すなわち、データの入力または出力、およびデータの記
憶、も得られる。しかし、二重ポートメモリはデータ入
力ポート46,48 と出力ポート47,49 の間の水平通信に限
定され、ＰＥの間のデ￥タ転送のためには使用できな
い。したがって、少なくとも１つのしたブロック22,24
を含むと有利である。さらに、二重ポートメモリは双方
向ではないから、設計段階においては、二重ポートメモ
リをデータ入力またはデータ出力のために固定せねばな
らない。また、当業者には明らかなように、シフトレジ
スタを極めて高い速度でクロックできる。
【００７０】したがって、第１の右附近タップ線82と第
２の右附近タップ線84と、第１の左附近タップ線86と第
２の左附近タップ線88を用いることにより、直線アレイ
中の隣接するＰＥの間で通信を行ない、二重ポートメモ
リがシフトレジスタブロック22,24 の代りにできる。
【００７１】次に、二重ポートメモリ136 のためのデー
タ入力メモリセル136 を示す図10を参照する。データ入
力メモリセル136 はデータ入力バス138 へ接続される。
このデータ入力バス138 は入力ポート46と出力ポ−ト48
（図示せず）の１つへ接続される。図10に示すように、
データ入力メモリセル136 は直列バスへも接続され、そ
れにより外部装置、すなわち、デジタルカメラ、からの
データをセルに格納し、ＰＥ２で処理できるようにす
る。データビットが処理されると、ＰＥ２は処理された
データビットをキャッシュメモリ18に格納でき、または
上記ＰＥ附近タップ86,88,90,92 を用いて別のＰＥ２へ
それを転送でき、あるいはＰＥ２が処理されたデータを
二重ポ−トメモリへ書込むことができる。
【００７２】図10に示すように、データ入力メモリセル
136 は入力トランジスタ140 と、データ蓄積トランジス
タ142 と、出力トランジスタ144 と、データビットを格
納するための寄生コンデンサ146 とを含む。蓄積トラン
ジスタ142 のゲートとソースの間の容量は寄生トランジ
スタ146 を形成する。入力トランジスタ140 はコンデン
サ146 、すなわち、蓄積トランジスタ142 のゲートをデ
ータ入力バス138 へ接続する。入力トランジスタ140 に
おけるデータ入力アドレス線148 を起動させることによ
り、データ入力バス138 におけるデータビットは寄生コ
ンデンサ146 に格納される。データビットを直列バス50
を介してＰＥ２へ転送するために、出力トランジスタ14
4 のゲートへ転送アドレス線150 が接続される。この転
送アドレス線150 をアドレッシングすることにより、出
力トランジスタ144 はターンオンされ、コンデンサ146
に格納されているデータビットが出力トランジスタ144
を介して直列バス50へ転送される。ＰＥ２のメモリバス
編成にしたがって、ひとたび直列バス150 にあるデータ
ビットをＰＥ２中の任意の宛先アドレスへ書込むことが
できる。
【００７３】次に、二重ポートメモリのためのデータ出
力セル152 が示されている図11を参照する。データ出力
セル152 はデータ出力バス154 へ接続され、このデータ
出力バス154 は出力ポート48,49 （図示せず）へ接続さ
れ、図11に示すように、データ出力セル152 は直列バス
へも接続され、それによりＰＥ２により処理されたデー
タをデータ出力セル152 へ格納させ、それからデータ出
力セル152 を介して、表示端末装置のような外部装置へ
出力させる。
【００７４】図11に示すように、二重ポートメモリのた
めのデータ出力セル152 は入力トランジスタ156 と、デ
ータ蓄積トランジスタ158 と、出力トランジスタ144
と、データビットを格納するための寄生コンデンサ162
とを含む。蓄積トランジスタ158 のゲートとソースの間
の容量は寄生トランジスタ162 を形成する。入力トラン
ジスタ156 は寄生コンデンサ162 を直列バス50へ接続す
る。入力トランジスタ156 のゲートへ接続されているデ
ータ転送アドレス線164 を起動させることにより、直列
バス50におけるデータビットは寄生コンデンサ162 に格
納される。データビットをデータ出力バス154 へ転送す
るために、出力トランジスタ160 はそれのゲートへ接続
されているデータ出力アドレス線166 を含む。データ出
力アドレス線166 を起動させることにより、出力トラン
ジスタ160 はターンオンされ、コンデンサ162 に格納さ
れているデータビットが出力トランジスタ160 を介して
データ出力バス154 へ転送される。データ出力バス154
にデータビットがひとたびあると、上記のような表示端
末装置のような外部装置へデータビットを書込むことが
できる。
【００７５】前の説明においては、装置１のメモリバス
の編成を直列バス50を用いて説明した。本発明の別の実
施例においては、図12に示されているような差動バス構
造が直列バス50の代りに用いられる。直列バス50に対す
る１ビット線の代りに、差動バス165 がデータビット線
167 と、補数をとられたデータビット線169 、すなわ
ち、データビット線167 の論理的補数、を有する。
【００７６】図12に示すように、キャッシュメモリ18に
対して、データビット線167 への第１のタップ90と、補
数をとられたデータビット線169 への第２のタップ173
とを有する。キャッシュメモリ18は補数をとられたデー
タビット線169 から書込み、補数をとられたデータビッ
ト線169 へ書込むための追加の論理（図示せず）も含
む。本発明のこの面においては、ＡＬＵ14や乗算器16の
ような他の論理装置（図示せず）は、データビット線16
7 への第１のタップと、補数をとられたデータビット線
169 への第２のタップとを、差動バス165 からの補数を
とられた、および補数をとられないデータを処理するた
めの追加の論理と共に有する。
【００７７】本発明の別の面（図示せず）においては、
多ビットワイドバス、例えば12ビットバス、が直列ビッ
トバスの代りに用いられる。12ビットバスは各ＰＥ２に
より占められるチップ面積を増加させるが、それは各Ｐ
Ｅ２の帯域幅を広くし、処理力を強める。帯域幅が広く
なり、処理力が強くなることは、大量のデータを処理せ
ねばならない用途と、可変長データサンプルを処理する
ための融通性が設計の要求ではない用途に対して適当で
ある。当業者には明らかなように、12ビットバスに対し
て、ＡＬＵ14、乗算器16、キャッシュメモリ18のような
論理装置がバスに対する12ビットインターフェイスも有
する。
【００７８】次に、ビデオすなわち映像処理装置のため
の基本的な構成または自立型装置が示されている図８を
参照する。装置１はデジタル信号／サンプルをポート4
6,47を介して外部装置から受ける。その外部装置として
は、アナログ−デジタル変換器（図示せず）へ接続され
るデジタルカメラ168 またはアナログカメラとすること
ができる。入力されたデジタル信号は装置１により処理
され、ポート48,49 を介して、高解像力モニタ172 のよ
うな外部装置へ出力される。メディアン濾波、直線濾
波、形態論的オペレーション、ゾーベルオペレーション
およびスレッシュホールドオペレーション、個別正弦変
換のような多くのビデオ処理タスクまたは映像処理タス
クに対しては、オンチップキャッシュメモリ19がシフト
レジスタ22,24 の記憶容量と共に十分すぎる以上であ
り、有限状態マシンのような簡単な制御装置により、ま
たはオンチップ命令ＲＡＭ32へダウンロードされた命令
により装置１を制御できる。装置１のパワーアップシー
ケンスの部分として命令をダウンロードするためにブー
トストラップＲＯＭ170 を使用できる。
【００７９】図14に示すように、装置１は外部記憶装置
144 により構成できる。運動特徴符号器のようなある運
動処理応用においては、フレーム映像を記憶するために
は、キャッシュメモリ18で利用できる記憶容量を超える
記憶容量を必要とする。上記外部記憶装置を用いて、図
14に示すように、装置１を２つの高密度スタチックＲＡ
Ｍ14へインターフェイスさせることができる。外部制御
器、すなわちマイクロ制御器が装置１とメモリインター
フェイス８を制御する。
【図面の簡単な説明】
【図１】１チップビデオ映像処理装置を含む本発明の略
図
【図２】ビット直列処理素子の編成の概略表現
【図３】ビット直列算術論理装置（ＡＬＵ）の概略表現
【図４】キャッシュメモリ内のメモリセルの概略表現
【図５】直列−並列乗算器論理装置の概略表現
【図６】処理阻止と外部記憶装置の間のインターフェイ
スの概略表現
【図７】本発明の実施例のフロア案を示す
【図８】処理素子の通信可能化装置の回路図
【図９】図８に示されている構成の変更したもののブロ
ック図
【図１０】二重ポートメモリ用の入力メモリセルの回路
図
【図１１】二重ポートメモリ用の出力メモリセルの回路
図
【図１２】処理素子ようの差動バス構造の概略表現
【図１３】基本的な自立型構成または１チップ構成のビ
デオ映像プロセッサのブロック図
【図１４】外部記憶装置および制御器で構成されたビデ
オ映像プロセッサのブロック図を示す
【符号の説明】
１ デジタル映像処理装置 ２ 処理素子 ４ 命令／アドレス制御器 ６ 入力／出力インターフェイス ８ 外部記憶装置インターフェイス 10,12 双方向シフトレジスタ 16 直列−並列乗算器 18 キャッシュメモリ 20 外部記憶装置インターフェイスレジスタ

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 (a) データ入力ポートと、 (b) データ出力ポートと、 (c)(i)プロセッサ素子内のデータを転送するバス手段
    と、(ii) このバス手段へ結合され、算術論理装置（Ａ
    ＬＵ）と通信インターフェイス手段を含む複数の論理装
    置と、をおのおの有するプロセッサ素子の直線アレイ
    と、 (d) 前記論理装置をアドレッシングし、前記バス手段に
    おけるデータの転送を制御するために、各プロセッサ素
    子の前記論理装置へ結合されるアドレス／データ可能化
    手段と、 (e) 前記データ入力ポートを１つのプロセッサ素子の前
    記通信インターフェイス手段へ結合する手段、および前
    記データ出力ポートを別のプロセッサ素子の前記通信イ
    ンターフェイス手段へ結合する手段と、を備え、 (f) 少なくともいくつかのプロセッサ素子の前記通信イ
    ンターフェイス手段は、 近くのプロセッサ素子か
    らデータを受ける手段と、データを近くのプロセ
    ッサ素子へ転送する手段とを含み、 前記プロセッサ素子の間の全てのデータ転送は前記通信
    インターフェイス手段で行なわれ、各プロセッサ素子内
    の全てのデータ転送は前記バス手段で行なわれることを
    特徴とするデジタル信号処理装置。
  2. 【請求項２】 各プロセッサ素子の前記バス手段はビッ
    トワイドの直列バス手段を備え、前記論理装置は前記バ
    ス手段からビット直列データを受け、かつビット直列デ
    ータを前記バス手段へ送る手段を含むことを特徴とする
    請求項１記載の装置。
  3. 【請求項３】 各プロセッサ素子の前記バス手段は差動
    バス手段を備え、前記論理装置は前記バス手段から差ビ
    ットを受け、かつ差ビットを前記バス手段へ送る手段を
    含むことを特徴とする請求項１記載の装置。
  4. 【請求項４】 各プロセッサ素子内の前記論理装置は乗
    数装置を含むことを特徴とする請求項１記載の装置。
  5. 【請求項５】 各プロセッサ素子内の前記乗数装置は直
    列−並列乗数であり、この直列−並列乗数は複数の段を
    有し、かつ終段を含み、各前記段は次の前記段へ結合さ
    れ、前記終段は前記バス手段へ結合されることを特徴と
    する請求項４記載の装置。
  6. 【請求項６】 各プロセッサ素子内の前記論理装置はキ
    ャッシュメモリを含み、そのキャッシュメモリは、前記
    バス手段と前記アドレス／データ可能化手段へおのおの
    結合された複数のセルを含んで、前記キャッシュメモリ
    内の各セルが前記バス手段からデータを読出すこと、お
    よび前記バス手段へデータを書込むことができるように
    されることを特徴とする請求項１，２または４記載の装
    置。
  7. 【請求項７】 第２のデータ入力ポートと第２のデータ
    出力ポートと、第２の通信インターフェイス手段とをさ
    らに含み、少なくともいくつかのプロセッサ素子の前記
    第２の通信インターフェイス手段は、隣接するプロセッ
    サ素子からデータを受ける手段と、データを隣接するプ
    ロセッサ素子へ書込む手段と、前記第２の入力ポートを
    １つのプロセッサ素子の前記第２の通信インターフェイ
    ス手段へ結合する手段と、前記第２のデータ出力ポート
    を別のプロセッサ素子内の前記第２の通信インターフェ
    イス手段へ結合する手段とを含むことを特徴とする請求
    項１記載の装置。
  8. 【請求項８】 各プロセッサ素子内の前記論理装置はキ
    ャッシュメモリを含み、そのキャッシュメモリは、前記
    バス手段と前記アドレス／データ可能化手段へおのおの
    結合された複数のセルを含んで、前記キャッシュメモリ
    内の各セルが前記バス手段からデータを読出すこと、お
    よび前記バス手段へデータを書込むことができるように
    されることを特徴とする請求項７記載の装置。
  9. 【請求項９】 各プロセッサ素子の前記論理装置は、外
    部記憶装置に対してインターフェイスするための手段を
    含み、外部記憶装置に対してインターフェイスする前記
    手段は、前記直線アレイ中の各プロセッサ素子が外部記
    憶装置からデータを受け、かつ前記外部記憶装置へデー
    タを送ることができるように、外部記憶装置に対してイ
    ンターフェイスする前記手段は、前記バス手段と前記ア
    ドレス／データ可能化手段へ結合された少なくとも１つ
    のレジスタを有することを特徴とする請求項１，２また
    は４記載の装置。
  10. 【請求項１０】 各プロセッサ素子の前記論理装置は、
    外部記憶装置に対してインターフェイスするための手段
    を含み、外部記憶装置に対してインターフェイスするた
    めの前記手段は外部記憶装置に対してインターフェイス
    するために前記複数のプロセッサ素子から１つを選択す
    るための多重化手段を含み、この多重化手段は前記アド
    レス／データ可能化手段へ接続されることを特徴とする
    請求項１，２または４記載の装置。
  11. 【請求項１１】 各プロセッサ素子の前記論理装置は、
    外部記憶装置に対してインターフェイスするための手段
    を含み、外部記憶装置に対してインターフェイスするた
    めの前記手段は外部記憶装置に対してインターフェイス
    するために前記複数のプロセッサ素子から１つを選択す
    るための多重化手段を含み、かつ外部記憶装置のための
    データをバッファするための少なくとも１つのレジスタ
    手段を含み、このレジスタ手段は前記バス手段と前記ア
    ドレス／データ可能化手段へ結合され、前記多重化手段
    は前記アドレス／データ可能化手段へ接続されることを
    特徴とする請求項１，２または４記載の装置。
  12. 【請求項１２】 各プロセッサ素子の前記論理装置は乗
    数装置と、キャッシュメモリと、外部記憶装置に対して
    インターフェイスするための手段を含み、そのキャッシ
    ュメモリは、前記バス手段と前記アドレス／データ可能
    化手段へおのおの結合された複数のセルを有し、外部記
    憶装置に対してインターフェイスするための前記手段は
    外部記憶装置に対してインターフェイスするために前記
    複数のプロセッサ素子から１つを選択するための多重化
    手段を含み、この多重化手段は前記アドレス／データ可
    能化手段へ接続されることを特徴とする請求項１記載の
    装置。
  13. 【請求項１３】 前記通信インターフェイス手段は双方
    向シフトレジスタを備えることを特徴とする請求項１，
    ２，４または７記載の装置。
  14. 【請求項１４】 前記通信インターフェイス手段は二ポ
    ートメモリを備えることを特徴とする請求項１，２，４
    または７記載の装置。
  15. 【請求項１５】 前記ＡＬＵは、前記バス手段と前記ア
    ドレス／データ可能化手段へ結合される少なくとも１つ
    の出力端子と少なくとも１つの入力端子をおのおの有す
    る複数のレジスタと、複数のデータビットを加え合わせ
    る加算器手段とを含み、この加算器手段は、前記バス手
    段と前記アドレス／データ可能化手段へ結合され、かつ
    前記レジスタの出力端子へ接続される和装置を有し、前
    記加算器手段は、前記バス手段と前記アドレス／データ
    可能化手段へ結合され、かつ前記レジスタの出力端子へ
    接続される桁上げ装置も有することを特徴とする請求項
    ２記載の装置。
  16. 【請求項１６】 前記複数のレジスタは第１のレジスタ
    と、第２のレジスタと、第３のレジスタとを備え、その
    第３のレジスタの入力端子は前記桁上げ装置の出力端子
    へ接続されることを特徴とする請求項15記載の装置。
  17. 【請求項１７】 前記ＡＬＵはブール論理装置を含み、
    そのブール論理装置の出力ポートが前記バス手段へ結合
    され、かつ前記アドレス／データ可能化手段へ結合さ
    れ、前記ブール論理装置の入力端子が前記第１のレジス
    タの出力端子と、前記第２のレジスタの出力端子と、前
    記第３のレジスタの出力端子とに接続されることを特徴
    とする請求項16記載の装置。
  18. 【請求項１８】 プロセッサ素子が前記直線アドレスレ
    イ内の附近のプロセッサ素子へデータを転送でき、かつ
    附近のプロセッサ素子からデータを転送できるように、
    前記ＡＬＵは、前記バス手段と前記アドレス／データ可
    能化手段へ結合される複数の右附近タップ線と、前記バ
    ス手段と前記アドレス／データ可能化手段へ結合される
    複数の左附近タップ線とを含むことを特徴とする請求項
    17記載の装置。
  19. 【請求項１９】 前記ＡＬＵは第１の右附近タップ線
    と、第２の右附近タップ線と、第１の左附近タップ線
    と、第２の左附近タップ線とを含み、前記バス手段と前
    記アドレス／データ可能化手段を用いるプロセッサ素子
    が、前記直線アドレスレイ内のそれの第１の右附近プロ
    セッサ素子へデータを転送でき、前記直線アドレスレイ
    内のそれの前記第２の右附近プロセッサ素子へデータを
    転送でき、前記直線アドレスレイ内のそれの第１の右附
    近プロセッサ素子からデータを転送でき、前記直線アド
    レスレイ内のそれの前記第２の右附近プロセッサ素子か
    らデータを転送でき、前記直線アドレスレイ内のそれの
    第１の左附近プロセッサ素子へデータを転送でき、前記
    直線アドレスレイ内のそれの前記第２の左附近プロセッ
    サ素子へデータを転送でき、前記直線アドレスレイ内の
    それの第１の左附近プロセッサ素子からデータを転送で
    き、前記直線アドレスレイ内のそれの前記第２の左附近
    プロセッサ素子からデータを転送できるようにすること
    を特徴とする請求項18記載の装置。
  20. 【請求項２０】 前記レジスタは相補入力端子と非相補
    入力端子を含み、前記相補入力端子は前記バス手段へ結
    合され、前記非相補入力端子は前記バス手段へ結合され
    ることを特徴とする請求項19記載の装置。
  21. 【請求項２１】 半導体基板上に製造されることを特徴
    とする請求項１記載の装置。
  22. 【請求項２２】 半導体基板は、 (a) 前記半導体基板中に集積化されたキャッシュメモリ
    構造と、 (b) 前記半導体基板中に集積化された上側プロセッサ素
    子構造と、 (c) 前記半導体基板中に集積化された下側プロセッサ素
    子構造と、 (d) 前記半導体基板中に集積化された復号論理装置を含
    み命令／アドレス制御器構造と、を含みしたがって、装
    置は１つの集積回路チップとして前記半導体基板上に製
    造されることを特徴とする請求項21記載の装置。
  23. 【請求項２３】 前記キャッシュメモリ構造は４つの辺
    を含み、全体として長方形であり、かつ前記半導体基板
    の中央部分に集積化され、前記上側プロセッサ素子構造
    は前記半導体基板のうち前記キャッシュメモリ構造の１
    つの辺に近接する部分に集積化され、前記下側プロセッ
    サ素子構造は前記半導体基板のうち前記キャッシュメモ
    リ構造の第２の辺に近接する部分に集積化され、前記命
    令／アドレス制御器構造は前記半導体基板のうち前記キ
    ャッシュメモリ構造の第３の辺に近接する部分に集積化
    されることを特徴とする請求項22記載の装置。
  24. 【請求項２４】 前記半導体基板上集積回路の縦横比が
    ほぼ１であるように、前記第１の辺と前記第２の辺は前
    記キャッシュメモリ構造の対辺であり、前記半導体基板
    上集積回路の縦横比がほぼ１であるように、前記第３の
    辺は前記第１の辺と前記第２の辺の間を延長することを
    特徴とする請求項23記載の装置。
  25. 【請求項２５】 前記キャッシュメモリ構造は偶数の列
    と奇数の列を含み、各奇数の列は複数のメモリセルを有
    し、前記上側プロセッサ素子構造は前記キャッシュメモ
    リ構造の前記偶数列へ結合され、前記下側プロセッサ素
    子構造は前記キャッシュメモリ構造の前記奇数列へ結合
    されることを特徴とする請求項23記載の装置。
  26. 【請求項２６】 前記上側プロセッサ素子構造と前記下
    側プロセッサ素子構造がプロセッサ素子の連続する直線
    アレイを形成するように、前記上側プロセッサ素子構造
    を前記下側プロセッサ素子構造へ結合するバス構造をさ
    らに含むことを特徴とする請求項24または25記載の装
    置。
  27. 【請求項２７】 隣接するプロセッサ素子からデータを
    受けることおよびデータを隣接するプロセッサ素子へ転
    送することを少なくともいくつかの関連するプロセッサ
    素子に対して選択的に可能にし、かつ選択的に不能状態
    にするために、それらの関連する前記プロセッサ素子に
    関連する通信可能化手段を含むことを特徴とする請求項
    １，２，４または７記載の装置。
  28. 【請求項２８】 前記通信可能化手段は、前記関連する
    プロセッサ素子の可能化状態を格納するための状態レジ
    スタ手段と、隣接するプロセッサ素子からデータを受け
    ることおよびデータを隣接するプロセッサ素子へ転送す
    ることを少なくともいくつかの関連するプロセッサ素子
    に対して選択的に可能にし、かつ選択的に不能状態にす
    るために、前記状態レジスタ手段と、前記関連するプロ
    セッサ素子の前記第１の通信インターフェイス手段と前
    記第２の通信インターフェイス手段へ結合されるスイッ
    チング手段とを含むことを特徴とする請求項27記載の装
    置。
  29. 【請求項２９】 前記状態レジスタ手段は前記関連する
    プロセッサ素子に対する可能化状態データを外部制御器
    から受ける手段をさらに含むことを特徴とする請求項28
    記載の装置。
  30. 【請求項３０】 前記状態レジスタ手段は、前記関連す
    るプロセッサ素子に対する２組以上の前記可能化状態デ
    ータを格納するための蓄積手段を含むことを特徴とする
    請求項29記載の装置。
  31. 【請求項３１】 前記蓄積手段は複数のデータレジスタ
    を備えることを特徴とする請求項30記載の装置。
  32. 【請求項３２】 前記蓄積手段は電気的に消去可能で、
    プログラム可能な読出し専用メモリを備えることを特徴
    とする請求項30記載の装置。
  33. 【請求項３３】 前記スイッチング手段は、データを隣
    接するプロセッサ素子へ転送することを前記プロセッサ
    素子に対して可能にし、かつ不能状態にするための第１
    の制御スイッチと、データを隣接するプロセッサ素子か
    ら受けることを前記プロセッサ素子に対して可能にし、
    かつ不能状態にするための第２の制御スイッチとを含
    み、前記第１の制御スイッチと前記第２の制御スイッチ
    は前記状態レジスタと、前記関連するプロセッサ素子の
    前記第１の通信インターフェイス手段と前記第２の通信
    インターフェイス手段へ接続されることを特徴とする請
    求項28記載の装置。
  34. 【請求項３４】 外部制御器に対してインターフェイス
    するために前記アドレス／データ可能化手段へ結合され
    る制御器インターフェイス手段をさらに含むことを特徴
    とする請求項１，２，４または７記載の装置。
  35. 【請求項３５】 前記制御器インターフェイス手段は、
    前記外部制御器から受けた制御命令を格納するための蓄
    積手段を含むことを特徴とする請求項34記載の装置。
  36. 【請求項３６】 前記蓄積手段はランダムアクセスメモ
    リを備えることを特徴とする請求項35記載の装置。
  37. 【請求項３７】 前記蓄積手段は電気的に消去可能で、
    プログラム可能な読出し専用メモリを備えることを特徴
    とする請求項35記載の装置。
JP3099138A 1990-04-30 1991-04-30 デジタル信号処理装置 Withdrawn JPH0689271A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990060283A (ko) * 1997-12-31 1999-07-26 윤종용 디지탈 카메라 영상의 출력기능을 갖는 프린터 및 방법
CN100341006C (zh) * 2005-01-13 2007-10-03 中国科学院长春光学精密机械与物理研究所 基于实时操作系统的伺服控制器

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07500437A (ja) * 1991-10-24 1995-01-12 インテル　コーポレイシヨン データ処理システム
US5361370A (en) * 1991-10-24 1994-11-01 Intel Corporation Single-instruction multiple-data processor having dual-ported local memory architecture for simultaneous data transmission on local memory ports and global port
FR2692702A1 (fr) * 1992-06-17 1993-12-24 Philips Electronique Lab Dispositif de traitement de données ayant une architecture à instruction commune agissant sur des données multiples.
JP3458518B2 (ja) * 1994-08-30 2003-10-20 ソニー株式会社 並列プロセッサ
JPH08194679A (ja) * 1995-01-19 1996-07-30 Texas Instr Japan Ltd ディジタル信号処理方法及び装置並びにメモリセル読出し方法
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
DE19654846A1 (de) 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
ATE243390T1 (de) 1996-12-27 2003-07-15 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen umladen von datenflussprozessoren (dfps) sowie bausteinen mit zwei- oder mehrdimensionalen programmierbaren zellstrukturen (fpgas, dpgas, o.dgl.)
DE19704728A1 (de) 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704742A1 (de) 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US7003660B2 (en) 2000-06-13 2006-02-21 Pact Xpp Technologies Ag Pipeline configuration unit protocols and communication
US7802079B2 (en) 1999-04-09 2010-09-21 Clearspeed Technology Limited Parallel data processing apparatus
US7627736B2 (en) 1999-04-09 2009-12-01 Clearspeed Technology Plc Thread manager to control an array of processing elements
US7526630B2 (en) 1999-04-09 2009-04-28 Clearspeed Technology, Plc Parallel data processing apparatus
GB2348983A (en) * 1999-04-09 2000-10-18 Pixelfusion Ltd Parallel data processing system
US7506136B2 (en) 1999-04-09 2009-03-17 Clearspeed Technology Plc Parallel data processing apparatus
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
US6754801B1 (en) * 2000-08-22 2004-06-22 Micron Technology, Inc. Method and apparatus for a shift register based interconnection for a massively parallel processor array
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
AU2002220600A1 (en) 2000-10-06 2002-04-15 Pact Informationstechnologie Gmbh Cell system with segmented intermediate cell structure
EP1384160A2 (en) * 2001-03-02 2004-01-28 Atsana Semiconductor Corp. Apparatus for variable word length computing in an array processor
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7581076B2 (en) 2001-03-05 2009-08-25 Pact Xpp Technologies Ag Methods and devices for treating and/or processing data
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
WO2002103532A2 (de) 2001-06-20 2002-12-27 Pact Xpp Technologies Ag Verfahren zur bearbeitung von daten
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US7577822B2 (en) 2001-12-14 2009-08-18 Pact Xpp Technologies Ag Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization
AU2003208266A1 (en) 2002-01-19 2003-07-30 Pact Xpp Technologies Ag Reconfigurable processor
WO2003071432A2 (de) 2002-02-18 2003-08-28 Pact Xpp Technologies Ag Bussysteme und rekonfigurationsverfahren
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
WO2004038599A1 (de) 2002-09-06 2004-05-06 Pact Xpp Technologies Ag Rekonfigurierbare sequenzerstruktur
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
WO2007082730A1 (de) 2006-01-18 2007-07-26 Pact Xpp Technologies Ag Hardwaredefinitionsverfahren
US8049760B2 (en) * 2006-02-06 2011-11-01 Via Technologies, Inc. System and method for vector computations in arithmetic logic units (ALUs)
US8599841B1 (en) 2006-03-28 2013-12-03 Nvidia Corporation Multi-format bitstream decoding engine
US8593469B2 (en) * 2006-03-29 2013-11-26 Nvidia Corporation Method and circuit for efficient caching of reference video data
US8949650B2 (en) 2009-07-21 2015-02-03 Tadao Nakamura Processor embedded memory structure with lower energy consumption and high speed without memory bottleneck
TWI607454B (zh) * 2012-02-13 2017-12-01 中村維男 無記憶體瓶頸的行進記憶體，雙向行進記憶體，複雜行進記憶體，及計算機系統
CN112906332B (zh) * 2021-03-25 2022-08-23 山东高云半导体科技有限公司 Fpga设计的综合实现方法和装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3851005T2 (de) * 1987-06-01 1995-04-20 Applied Intelligent Syst Inc Paralleles Nachbarverarbeitungssystem und -Verfahren.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990060283A (ko) * 1997-12-31 1999-07-26 윤종용 디지탈 카메라 영상의 출력기능을 갖는 프린터 및 방법
CN100341006C (zh) * 2005-01-13 2007-10-03 中国科学院长春光学精密机械与物理研究所 基于实时操作系统的伺服控制器

Also Published As

Publication number Publication date
EP0463721A3 (en) 1993-06-16
EP0463721A2 (en) 1992-01-02

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