JPH0689580A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
- Publication number
- JPH0689580A JPH0689580A JP23874292A JP23874292A JPH0689580A JP H0689580 A JPH0689580 A JP H0689580A JP 23874292 A JP23874292 A JP 23874292A JP 23874292 A JP23874292 A JP 23874292A JP H0689580 A JPH0689580 A JP H0689580A
- Authority
- JP
- Japan
- Prior art keywords
- level
- bit line
- transistor
- memory cell
- static ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 例えば、データ速度を変換する際に使用する
スタティックＲＡＭに関し、読み出しの高速化を図るこ
とを目的とする。 【構成】 電源との接続が断になったＨレベルのビット
ライン12に、アドレスで選択されたメモリセル21からＬ
レベルのデータを送出する際、選択されたメモリセルの
トランジスタを介してＨレベルのビットラインに蓄えら
れた電荷を放電するスタティックＲＡＭにおいて、ビッ
トラインの電圧が予め設定したしきい値よりも低下した
ことを検出した時、検出信号を送出するレベル検出手段
６と、メモリセルのトランジスタTr2 の内部抵抗より
も、小さな内部抵抗を持つトランジスタTr9 を有する放
電手段７とを設け、放電手段は、入力クロックがＨレベ
ルで、且つ検出信号が入力した時、トランジスタTr9 を
オンにして、ビットラインに蓄えられた電荷をトランジ
スタTr9 を介してアースに放電するように構成する。
スタティックＲＡＭに関し、読み出しの高速化を図るこ
とを目的とする。 【構成】 電源との接続が断になったＨレベルのビット
ライン12に、アドレスで選択されたメモリセル21からＬ
レベルのデータを送出する際、選択されたメモリセルの
トランジスタを介してＨレベルのビットラインに蓄えら
れた電荷を放電するスタティックＲＡＭにおいて、ビッ
トラインの電圧が予め設定したしきい値よりも低下した
ことを検出した時、検出信号を送出するレベル検出手段
６と、メモリセルのトランジスタTr2 の内部抵抗より
も、小さな内部抵抗を持つトランジスタTr9 を有する放
電手段７とを設け、放電手段は、入力クロックがＨレベ
ルで、且つ検出信号が入力した時、トランジスタTr9 を
オンにして、ビットラインに蓄えられた電荷をトランジ
スタTr9 を介してアースに放電するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、データ速度を
変換する際に使用するスタティックＲＡＭに関するもの
である。
変換する際に使用するスタティックＲＡＭに関するもの
である。
【０００２】通常、データ速度を変換する際、速度変換
すべきデータをメモリに書き込んだ後、変換すべき速度
を持つ読み出しクロックで読み出すことにより所望のデ
ータ速度を持つデータに変換している。一方、伝送すべ
き情報量の増加に伴ってデータ速度が高くなっているの
で、これに対応して読み出し速度の高速化を図ることが
必要である。
すべきデータをメモリに書き込んだ後、変換すべき速度
を持つ読み出しクロックで読み出すことにより所望のデ
ータ速度を持つデータに変換している。一方、伝送すべ
き情報量の増加に伴ってデータ速度が高くなっているの
で、これに対応して読み出し速度の高速化を図ることが
必要である。
【０００３】
【従来の技術】図３はスタティックＲＡＭの要部構成
図、図４は従来例の構成図である。以下、図の説明を行
うが、図４は説明を簡単にする為、メモリセルの出力は
１つしか読み出さないシングルポートで、且つ、行方向
のメモリセルは１ケにしてある。
図、図４は従来例の構成図である。以下、図の説明を行
うが、図４は説明を簡単にする為、メモリセルの出力は
１つしか読み出さないシングルポートで、且つ、行方向
のメモリセルは１ケにしてある。
【０００４】先ず、図３に示す様に、スタティックRAM
は、例えば、行方向に８ケ，列方向にN ケのメモリセル
が配置されたメモリ部２と、メモリセルの出力端と同数
のプリチャージ回路とを有するプリチャジ部１と、ブリ
チャージ回路と同数のセンスアンプを有するセンスアン
プ部３と、N 列のメモリセルのうちの１列のメセリセル
を指定するアドレスレジスタ・デコーダ４と内部で使用
するクロックを発生するクロック発生部５などを有して
いる。
は、例えば、行方向に８ケ，列方向にN ケのメモリセル
が配置されたメモリ部２と、メモリセルの出力端と同数
のプリチャージ回路とを有するプリチャジ部１と、ブリ
チャージ回路と同数のセンスアンプを有するセンスアン
プ部３と、N 列のメモリセルのうちの１列のメセリセル
を指定するアドレスレジスタ・デコーダ４と内部で使用
するクロックを発生するクロック発生部５などを有して
いる。
【０００５】そして、アドレスレジスタ・デコーダを介
して１つのアドレスを指定すると、例えば、指定された
列のメモリセルに書き込まれたデータが対応するセンス
アンプを介して読み出される。
して１つのアドレスを指定すると、例えば、指定された
列のメモリセルに書き込まれたデータが対応するセンス
アンプを介して読み出される。
【０００６】次に、図４において、L レベルのクロック
CKがトランジスタスイッチで構成されたプリチャージ回
路11に印加すると、P-chトランジスタ Tr5( 以下、Tr5
と省略する) をオンする。そこで、電圧 VDD( 例えば、
＋5V) がビットライン12に加えられ、このラインはH レ
ベルの状態になる。この時、メモリセルはビットライン
に接続されておらず、ラッチ回路で構成されたセンスア
ンプ31は保持している前のデータを出力している。
CKがトランジスタスイッチで構成されたプリチャージ回
路11に印加すると、P-chトランジスタ Tr5( 以下、Tr5
と省略する) をオンする。そこで、電圧 VDD( 例えば、
＋5V) がビットライン12に加えられ、このラインはH レ
ベルの状態になる。この時、メモリセルはビットライン
に接続されておらず、ラッチ回路で構成されたセンスア
ンプ31は保持している前のデータを出力している。
【０００７】しかし、H レベルのクロックCKがプリチャ
ージ回路に印加すると、内部のTr5がオフになって、電
圧 VDDの印加が断となるが、ビットラインはH レベルの
状態を保持する。ここで、アドレス指定がメモリセル21
に加えられると、内部のTr1がオンになってTr2 の出力
がビットラインに読み出される。
ージ回路に印加すると、内部のTr5がオフになって、電
圧 VDDの印加が断となるが、ビットラインはH レベルの
状態を保持する。ここで、アドレス指定がメモリセル21
に加えられると、内部のTr1がオンになってTr2 の出力
がビットラインに読み出される。
【０００８】この時、Tr2 の出力がH レベルの状態であ
れば、ビットライン12もH レベルの状態にあるので、ビ
ットラインのH レベルの状態は変化しない。しかし、Tr
2 の出力がL レベルの状態の時、ビットラインの電荷は
メモリセル21の中のTr1,Tr2を通ってアースにディスチ
ャージされるので、ビットラインはH レベルの状態から
L レベルの状態に変化し、Tr2 の出力であるL レベルの
状態がセンスアンプを介して出力される。
れば、ビットライン12もH レベルの状態にあるので、ビ
ットラインのH レベルの状態は変化しない。しかし、Tr
2 の出力がL レベルの状態の時、ビットラインの電荷は
メモリセル21の中のTr1,Tr2を通ってアースにディスチ
ャージされるので、ビットラインはH レベルの状態から
L レベルの状態に変化し、Tr2 の出力であるL レベルの
状態がセンスアンプを介して出力される。
【０００９】即ち、プリチャージ回路を有するスタティ
ックRAM の動作速度は、ビットラインをディスチャージ
する速度で次のデータの読み出しが決まるが、この読み
出し周期からクロックの速度が規定され、最高動作周波
数が決定する。
ックRAM の動作速度は、ビットラインをディスチャージ
する速度で次のデータの読み出しが決まるが、この読み
出し周期からクロックの速度が規定され、最高動作周波
数が決定する。
【００１０】
【発明が解決しようとする課題】そこで、最高動作周波
数を高くするには、メモリセルにも使用するディスチャ
ージ用トランジスタ( 図４中のTr2)の形状を大きくして
内部抵抗を小さくすることによりディスチャージが速く
なる。しかし、ディスチャージ用トランジスタはメモリ
セル毎に設けられているので形状を大きくすると、メモ
リセルの形状が大きくなり、装置の小型化傾向に対して
逆の傾向になると云う問題がある。
数を高くするには、メモリセルにも使用するディスチャ
ージ用トランジスタ( 図４中のTr2)の形状を大きくして
内部抵抗を小さくすることによりディスチャージが速く
なる。しかし、ディスチャージ用トランジスタはメモリ
セル毎に設けられているので形状を大きくすると、メモ
リセルの形状が大きくなり、装置の小型化傾向に対して
逆の傾向になると云う問題がある。
【００１１】本発明は読み出しの高速化を図ることを目
的とする。
的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、11はビットラインに接続され、入力し
たクロックがＬレベルの時はビットラインをＨレベルの
電源に接続し、Ｈレベルの時はビットラインと電源の接
続を断にするプリチャージ手段、21はアドレスで選択さ
れた時、内部トランジスタTr2 に書き込まれたデータを
ビットラインに送出するメモリセルである。
図である。図中、11はビットラインに接続され、入力し
たクロックがＬレベルの時はビットラインをＨレベルの
電源に接続し、Ｈレベルの時はビットラインと電源の接
続を断にするプリチャージ手段、21はアドレスで選択さ
れた時、内部トランジスタTr2 に書き込まれたデータを
ビットラインに送出するメモリセルである。
【００１３】６はビットラインの電圧が予め設定したし
きい値よりも低下したことを検出した時、検出信号を送
出するレベル検出手段、７はメモリセルのトランジスタ
の内部抵抗よりも小さな内部抵抗のトランジスタ(Tr9)
を有する放電手段である。
きい値よりも低下したことを検出した時、検出信号を送
出するレベル検出手段、７はメモリセルのトランジスタ
の内部抵抗よりも小さな内部抵抗のトランジスタ(Tr9)
を有する放電手段である。
【００１４】そして、放電手段が、該入力クロックがＨ
レベルで、且つ検出信号が入力した時、トランジスタ(T
r9) をオンにして、ビットラインに蓄えられた電荷をト
ランジスタ(Tr9) を介してアースに放電する構成にし
た。
レベルで、且つ検出信号が入力した時、トランジスタ(T
r9) をオンにして、ビットラインに蓄えられた電荷をト
ランジスタ(Tr9) を介してアースに放電する構成にし
た。
【００１５】
【作用】本発明はメモリセル内のディスチャージ用トラ
ンジスタの形状はそのままにし、ディスチャージ用トラ
ンジスタよりも形状の大きいトランジスタ（図１のTr9)
をビットラインとアースの間に設ける。
ンジスタの形状はそのままにし、ディスチャージ用トラ
ンジスタよりも形状の大きいトランジスタ（図１のTr9)
をビットラインとアースの間に設ける。
【００１６】そして、メモリセル21の読み出しデータが
L レベルの時で、メモリセル内のディスチャージ用トラ
ンジスタTr2 を介してビットラインのディスチャジが始
まり、ビットラインの電圧が除々に低下する。
L レベルの時で、メモリセル内のディスチャージ用トラ
ンジスタTr2 を介してビットラインのディスチャジが始
まり、ビットラインの電圧が除々に低下する。
【００１７】この時、入力クロックはＨレベルの為、放
電手段内のトランジスタスイッチSWは実線の状態にあ
り、レベル検出手段６はビットラインの電圧がしきい値
よりも低下したことを検出した時、検出信号を送出す
る。
電手段内のトランジスタスイッチSWは実線の状態にあ
り、レベル検出手段６はビットラインの電圧がしきい値
よりも低下したことを検出した時、検出信号を送出す
る。
【００１８】そこで、放電手段内のトランジスタTr9 は
ビットラインの電荷をディスチャージするが、形状が大
きい為に内部抵抗がメモリセル内のトランジスタTr2 よ
りも小さいく、従来よりも放電時間は短くなる。
ビットラインの電荷をディスチャージするが、形状が大
きい為に内部抵抗がメモリセル内のトランジスタTr2 よ
りも小さいく、従来よりも放電時間は短くなる。
【００１９】つまり、データの出力遅延を減少させると
共に、大幅な回路規模の増大を招くことなく（ビットラ
インに１つ設けるだけでよい）、動作速度を上げること
ができる。
共に、大幅な回路規模の増大を招くことなく（ビットラ
インに１つ設けるだけでよい）、動作速度を上げること
ができる。
【００２０】
【実施例】図２は本発明の実施例の構成図である。な
お、P-chトランジスタTr6, N-ch トランジスタTr7 はレ
ベル検出手段６の構成部分、インバータINV, P-ch トラ
ンジスタTr8, N-ch トランジスタTr9 は放電手段７の構
成部分である。
お、P-chトランジスタTr6, N-ch トランジスタTr7 はレ
ベル検出手段６の構成部分、インバータINV, P-ch トラ
ンジスタTr8, N-ch トランジスタTr9 は放電手段７の構
成部分である。
【００２１】また、全部を通じて同一符号は同一対象物
を示す。以下、メモリセルに対する条件は従来例と同一
として、図の動作を説明する。先ず、入力するクロック
がL レベルの時、P-chトランジスタTr5(以下, Tr5 と省
略する) がオンになり、＋5Vがビットライン12に印加さ
れる。この時、メモリセルは全てビットラインから切り
離されており、Tr8 はインバータINV を介してL レベル
のクロックが入力するので、オフになり、Tr9 とビット
ライン12との接続は断になる。また、Tr6 はオフ、Tr7
はオンだから、Tr9 はオフの状態となり、センスアンプ
は前の状態をそのまま出力している。
を示す。以下、メモリセルに対する条件は従来例と同一
として、図の動作を説明する。先ず、入力するクロック
がL レベルの時、P-chトランジスタTr5(以下, Tr5 と省
略する) がオンになり、＋5Vがビットライン12に印加さ
れる。この時、メモリセルは全てビットラインから切り
離されており、Tr8 はインバータINV を介してL レベル
のクロックが入力するので、オフになり、Tr9 とビット
ライン12との接続は断になる。また、Tr6 はオフ、Tr7
はオンだから、Tr9 はオフの状態となり、センスアンプ
は前の状態をそのまま出力している。
【００２２】次に、入力するクロックがH レベルの時、
メモリセル21が選択されてTr1 がオンになってビットラ
インに接続されたとする。また、Tr8 がオンするので、
Tr9の状態でビットライン12の状態が確定する。
メモリセル21が選択されてTr1 がオンになってビットラ
インに接続されたとする。また、Tr8 がオンするので、
Tr9の状態でビットライン12の状態が確定する。
【００２３】つまり、ビットラインがH レベルならTr7
がオンで、Tr6 がオフだから、Tr9のゲートはL レベル
となる。そこで、Tr9 はオフになって、メモリセル21が
H レベルを出力する時はそのままの状態を維持する。
がオンで、Tr6 がオフだから、Tr9のゲートはL レベル
となる。そこで、Tr9 はオフになって、メモリセル21が
H レベルを出力する時はそのままの状態を維持する。
【００２４】しかし、メモリセルがL レベルを出力する
時、Tr2 を介してビットラインの電圧が低下する。そし
て、しきい値以下になると、Tr6 がオンし、Tr7 がオフ
になって、Tr9 のゲートがH になり、Tr9 がオンする。
時、Tr2 を介してビットラインの電圧が低下する。そし
て、しきい値以下になると、Tr6 がオンし、Tr7 がオフ
になって、Tr9 のゲートがH になり、Tr9 がオンする。
【００２５】Tr9 は形状の大きいトランジスタを使用し
ているのて( 内部抵抗はTr2 よりも小さい) 、ディスチ
ャージが従来例よりも急速に行われる。これにより、回
路規模の大幅な増大をすることなく、スタティックRAM
の動作速度を20〜30% 程度改善できた。
ているのて( 内部抵抗はTr2 よりも小さい) 、ディスチ
ャージが従来例よりも急速に行われる。これにより、回
路規模の大幅な増大をすることなく、スタティックRAM
の動作速度を20〜30% 程度改善できた。
【００２６】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、スタティックRAM の読み出しの高速化を図ることが
できると云う効果がある。
ば、スタティックRAM の読み出しの高速化を図ることが
できると云う効果がある。
【図１】本発明の原理構成図である。
【図２】本発明の実施例の構成図である。
【図３】スタティックＲＡＭの要部構成図である。
【図４】従来例の構成図である。
６ レベル検出手段 ７ 放電手段 11 プリチャージ手段 12 ビットラ
イン 21 メモリセル
イン 21 メモリセル
Claims (1)
- 【請求項１】 ビットライン(12)に接続され、入力した
クロックがＬレベルの時は該ビットラインをＨレベルの
電源に接続し、Ｈレベルの時は該ビットラインと該電源
の接続を断にするプリチャージ手段(11)と、アドレスで
選択された時、内部トランジスタ(Tr2) に書き込まれた
データを該ビットラインに送出するメモリセル(21)とを
有し、 該電源との接続が断になったＨレベルのビットライン
に、アドレスで選択されたメモリセルからＬレベルのデ
ータを送出する際、該選択されたメモリセルのトランジ
スタ(Tr2) を介して該Ｈレベルのビットラインに蓄えら
れた電荷を放電するスタティックＲＡＭにおいて、 該ビットラインの電圧が予め設定したしきい値よりも低
下したことを検出した時、検出信号を送出するレベル検
出手段(6) と、該メモリセルのトランジスタ(Tr2) の内
部抵抗よりも、小さな内部抵抗を持つトランジスタ(T
r9) を有する放電手段(7) とを設け、 該放電手段が、該入力クロックがＨレベルで、且つ該検
出信号が入力した時、該トランジスタ(Tr9) をオンにし
て、該ビットラインに蓄えられた電荷を該トランジスタ
(Tr9) を介してアースに放電する構成にしたことを特徴
とするスタティックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23874292A JPH0689580A (ja) | 1992-09-08 | 1992-09-08 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23874292A JPH0689580A (ja) | 1992-09-08 | 1992-09-08 | スタティックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689580A true JPH0689580A (ja) | 1994-03-29 |
Family
ID=17034586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23874292A Withdrawn JPH0689580A (ja) | 1992-09-08 | 1992-09-08 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689580A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009157959A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-09-08 JP JP23874292A patent/JPH0689580A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009157959A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950004854B1 (ko) | 반도체 메모리 장치 | |
| KR940000148B1 (ko) | 듀얼포트 반도체 기억장치 | |
| US5978246A (en) | Content addressable memory device | |
| RU2051429C1 (ru) | Устройство управления предварительным зарядом выходного буферного блока для ячеек динамической памяти | |
| WO1982002976A1 (en) | Memory system having memory cells capable of storing more than two states | |
| JP2734315B2 (ja) | 半導体メモリ装置 | |
| JPS6069898A (ja) | 半導体記憶装置 | |
| US5973993A (en) | Semiconductor memory burst length count determination detector | |
| EP0098164B1 (en) | Static type semiconductor memory device | |
| KR910013285A (ko) | 불휘발성 반도체메모리 | |
| EP0115140B1 (en) | Decoder circuit | |
| US5874853A (en) | Semiconductor integrated circuit system | |
| KR910014948A (ko) | 반도체 기억 장치 및 데이타 처리장치 | |
| EP0368328B1 (en) | Address transition detector circuit | |
| US4733377A (en) | Asynchronous semiconductor memory device | |
| US4114192A (en) | Semiconductor memory device to reduce parasitic output capacitance | |
| US4926379A (en) | Data read circuit for use in semiconductor memory device | |
| JPH0689580A (ja) | スタティックｒａｍ | |
| KR930001230A (ko) | 반도체 기억장치 및 반도체 집적회로 장치 | |
| US6181610B1 (en) | Semiconductor device having current auxiliary circuit for output circuit | |
| US6125057A (en) | Segmented source memory array | |
| JP2001312895A (ja) | 半導体記憶装置 | |
| JPH0312398B2 (ja) | ||
| JPH04358412A (ja) | パルス幅可変回路 | |
| KR100192524B1 (ko) | 센스 앤프의 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |