JPH0689987A - Ｍｏｓ固定メモリー用のｍｏｓトランジスタ - Google Patents
Ｍｏｓ固定メモリー用のｍｏｓトランジスタInfo
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- JPH0689987A JPH0689987A JP5024919A JP2491993A JPH0689987A JP H0689987 A JPH0689987 A JP H0689987A JP 5024919 A JP5024919 A JP 5024919A JP 2491993 A JP2491993 A JP 2491993A JP H0689987 A JPH0689987 A JP H0689987A
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/00—Read-only memory [ROM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Power Conversion In General (AREA)
- Amplifiers (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高速動作のために与えられた幅を持つように
基本回路内で作られ、この幅を顧客の速度−電力の要求
に従って、低価格で迅速に減らすことのできるＭＯＳト
ランジスタを提供することにある。 【構成】 ソース２６ａと、ドレイン２６ｂと、ソース
及びドレイン間のチャネル２４とを備えたＭＯＳ固定メ
モリー用のＭＯＳトランジスタにおいて、前記チャネル
が、充分な有効範囲のディプレッション型の注入部３０
と、前記チャネルの残余の部分にディプレッション型の
部分を残している選択された部分に設けられたエンハン
スメント型の注入部３２とを備え、前記エンハンスメン
ト型の注入部が前記選択された部分を流れる電流を抑止
する大きさを持つことにより、前記チャネルのディプレ
ッション型の部分を通ってだけ、前記ソースとドレイン
との間に電流が流れるのを許容するようにする。
基本回路内で作られ、この幅を顧客の速度−電力の要求
に従って、低価格で迅速に減らすことのできるＭＯＳト
ランジスタを提供することにある。 【構成】 ソース２６ａと、ドレイン２６ｂと、ソース
及びドレイン間のチャネル２４とを備えたＭＯＳ固定メ
モリー用のＭＯＳトランジスタにおいて、前記チャネル
が、充分な有効範囲のディプレッション型の注入部３０
と、前記チャネルの残余の部分にディプレッション型の
部分を残している選択された部分に設けられたエンハン
スメント型の注入部３２とを備え、前記エンハンスメン
ト型の注入部が前記選択された部分を流れる電流を抑止
する大きさを持つことにより、前記チャネルのディプレ
ッション型の部分を通ってだけ、前記ソースとドレイン
との間に電流が流れるのを許容するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ（金属酸化物半
導体）回路、ことにこのような回路の電力消費の制御に
関する。
導体）回路、ことにこのような回路の電力消費の制御に
関する。
【０００２】
【従来の技術】動的及び静的の等速呼出しメモリーのよ
うな若干の種類の集積回路は速度分類することができ
る。この場合高速デバイスは、高速部品を必要とする顧
客には割増金付きで販売される。又比較的遅いデバイス
は、このような高速の要求を持たない顧客に販売され
る。このことは当業界には普通のことである。
うな若干の種類の集積回路は速度分類することができ
る。この場合高速デバイスは、高速部品を必要とする顧
客には割増金付きで販売される。又比較的遅いデバイス
は、このような高速の要求を持たない顧客に販売され
る。このことは当業界には普通のことである。
【０００３】集積回路の電力消費はその速度に関連す
る。すなわち速度が高くなるほど電力消費が高くなる。
従って部品の速度とその消費する電力との間には交換関
係のあることが多い。
る。すなわち速度が高くなるほど電力消費が高くなる。
従って部品の速度とその消費する電力との間には交換関
係のあることが多い。
【０００４】固定メモリー（ＲＯＭ）回路は、各顧客に
専用の顧客ビットパターンにより作られる。ＲＯＭ回路
を購入する顧客に対する販売では、一般に部品に対し最
低の動作速度を指定する。ＲＯＭ回路を試験するとき
は、この最低の要求に適応しない回路は、どのような用
途にも使うことができなくて従って廃棄しなければなら
ない。このことはＲＯＭ回路の製造に実質的な経常費用
になる。基本ＲＯＭ回路は極めて広い用途に使われこの
場合個個の各顧客に専用にプログラム化する。この場合
基本回路は要求の最も強い顧客に対し十分に早い速度能
力を持たなければならない。製造上の経済性により１つ
の基本的製造処理が必要であるから、全部の顧客が同じ
基本部品を受け取らなければならない。従って多くの顧
客は、その必要とするよりもはるかに高い速度で動作
し、はるかに多い電力を消費する部品を受け取ることに
なる。部品の顧客専用設計はこの市場でははるかに高価
になる。
専用の顧客ビットパターンにより作られる。ＲＯＭ回路
を購入する顧客に対する販売では、一般に部品に対し最
低の動作速度を指定する。ＲＯＭ回路を試験するとき
は、この最低の要求に適応しない回路は、どのような用
途にも使うことができなくて従って廃棄しなければなら
ない。このことはＲＯＭ回路の製造に実質的な経常費用
になる。基本ＲＯＭ回路は極めて広い用途に使われこの
場合個個の各顧客に専用にプログラム化する。この場合
基本回路は要求の最も強い顧客に対し十分に早い速度能
力を持たなければならない。製造上の経済性により１つ
の基本的製造処理が必要であるから、全部の顧客が同じ
基本部品を受け取らなければならない。従って多くの顧
客は、その必要とするよりもはるかに高い速度で動作
し、はるかに多い電力を消費する部品を受け取ることに
なる。部品の顧客専用設計はこの市場でははるかに高価
になる。
【０００５】
【発明が解決しようとする課題】固定メモリー及び類似
の形式の回路の製造に伴う問題によって、広い範囲の任
意の速度パターン及び電力消費のパラメータを持つよう
に専用に作られ、これと同時に普通の処理で作られる基
本ＲＯＭ回路を利用する回路が必要である。
の形式の回路の製造に伴う問題によって、広い範囲の任
意の速度パターン及び電力消費のパラメータを持つよう
に専用に作られ、これと同時に普通の処理で作られる基
本ＲＯＭ回路を利用する回路が必要である。
【０００６】
【課題を解決するための手段】本発明ＭＯＳトランジス
タは、普通の方法で、ソース、ドレイン及びチャネルを
持つように作られる。このＭＯＳトランジスタのチャネ
ルは所定の種類の注入（インプラント）を適宜に受ける
ことができる。別のステップではＭＯＳトランジスタの
ソース・ドレイン電流を減らし、従ってその電力消費を
減らすように注入チャネルの有効寸法を減らす。
タは、普通の方法で、ソース、ドレイン及びチャネルを
持つように作られる。このＭＯＳトランジスタのチャネ
ルは所定の種類の注入（インプラント）を適宜に受ける
ことができる。別のステップではＭＯＳトランジスタの
ソース・ドレイン電流を減らし、従ってその電力消費を
減らすように注入チャネルの有効寸法を減らす。
【０００７】なお本発明によればチャネルは初期ディプ
レッション注入を受ける。チャネルの所定部分にエンハ
ンスメント注入を施してこのチャネルの所定部分を通る
電流の流れを実質的に制限することにより、ＭＯＳトラ
ンジスタのチャネルの幅を狭めることによって、注入チ
ャネルの有効寸法を減らす。
レッション注入を受ける。チャネルの所定部分にエンハ
ンスメント注入を施してこのチャネルの所定部分を通る
電流の流れを実質的に制限することにより、ＭＯＳトラ
ンジスタのチャネルの幅を狭めることによって、注入チ
ャネルの有効寸法を減らす。
【０００８】
【実施例】以下本発明によるＭＯＳトランジスタの実施
例を添付図面について詳細に説明する。
例を添付図面について詳細に説明する。
【０００９】図１にはＲＯＭに広く利用できる駆動回路
１０を示してある。駆動回路１０は、Ｎ−チャネルディ
プレッションデバイスであるプルアップトランジスタ１
２を備えている。プルアップトランジスタ１２のドレイ
ン端子は電源端子ＶCCに接続してある。プルアップトラ
ンジスタ１２のソース端子は接続点１４に接続してあ
る。接続点１４は、接続点１４及びグランド間に接続し
たコンデンサ１６により示した容量性負荷を持つ。プル
アップトランジスタ１２のゲート端子は、信号Ａを受け
取るように接続してある。駆動回路１０はさらに、接続
点１４に接続したドレイン端子と、接地したソース端子
とを持つプルダウントランジスタ１８を備えている。プ
ルダウントランジスタ１８のゲート端子は、入力信号Ｂ
を受け取るように接続してある。
１０を示してある。駆動回路１０は、Ｎ−チャネルディ
プレッションデバイスであるプルアップトランジスタ１
２を備えている。プルアップトランジスタ１２のドレイ
ン端子は電源端子ＶCCに接続してある。プルアップトラ
ンジスタ１２のソース端子は接続点１４に接続してあ
る。接続点１４は、接続点１４及びグランド間に接続し
たコンデンサ１６により示した容量性負荷を持つ。プル
アップトランジスタ１２のゲート端子は、信号Ａを受け
取るように接続してある。駆動回路１０はさらに、接続
点１４に接続したドレイン端子と、接地したソース端子
とを持つプルダウントランジスタ１８を備えている。プ
ルダウントランジスタ１８のゲート端子は、入力信号Ｂ
を受け取るように接続してある。
【００１０】操作に当たっては信号Ａ，Ｂは、各トラン
ジスタ１２，１８が同時に導通状態に駆動されることが
ないように互に逆の状態を持つ。接続点１４に生ずる信
号はＲＯＭ内の行デコーダのような回路を駆動するのに
利用する。このような回路はコンデンサ１６で示すよう
な実質的な容量性負荷を持つ。プルアップトランジスタ
１２は、−１．０Ｖのピンチオフ電圧ＶPを持つように
作ってある。プルダウントランジスタ１８はエンハンス
メントデバイスである。
ジスタ１２，１８が同時に導通状態に駆動されることが
ないように互に逆の状態を持つ。接続点１４に生ずる信
号はＲＯＭ内の行デコーダのような回路を駆動するのに
利用する。このような回路はコンデンサ１６で示すよう
な実質的な容量性負荷を持つ。プルアップトランジスタ
１２は、−１．０Ｖのピンチオフ電圧ＶPを持つように
作ってある。プルダウントランジスタ１８はエンハンス
メントデバイスである。
【００１１】第１の状態では駆動回路１０は、接続点１
４を約ＶCCの高電圧レベルに駆動する。このことはディ
プレッショントランジスタであるプルアップトランジス
タ１２の使用によってできる。エンハンスメントトラン
ジスタをディプレッショントランジスタの代りに使う
と、接続点１４は、プルアップトランジスタ１２のゲー
ト端子の電圧は昇圧しないで電源電圧ＶCCの１電圧しき
い値内に駆動できるだけである。第２の状態では接続点
１４は地電位にする。
４を約ＶCCの高電圧レベルに駆動する。このことはディ
プレッショントランジスタであるプルアップトランジス
タ１２の使用によってできる。エンハンスメントトラン
ジスタをディプレッショントランジスタの代りに使う
と、接続点１４は、プルアップトランジスタ１２のゲー
ト端子の電圧は昇圧しないで電源電圧ＶCCの１電圧しき
い値内に駆動できるだけである。第２の状態では接続点
１４は地電位にする。
【００１２】大形メモリーでは、駆動回路１０は、全集
積回路メモリーの電力消費が各駆動回路の電力消費に密
接に関連するように多数回反復する。接続点１４を低電
圧状態から高電圧状態に駆動することのできる速度は主
として重要なものである。接続点１４を急速に駆動する
には、プルアップトランジスタ１２は一般に比較的大き
いデバイスになるように作る。プルダウントランジスタ
１８は、プルアップトランジスタ１２がその負のしきい
値によってなお導通しているのでトランジスタ１２のゲ
ートが低レベルのときに接続点１４で確実に良好な低い
レベルになるのに十分なだけ大きくする。
積回路メモリーの電力消費が各駆動回路の電力消費に密
接に関連するように多数回反復する。接続点１４を低電
圧状態から高電圧状態に駆動することのできる速度は主
として重要なものである。接続点１４を急速に駆動する
には、プルアップトランジスタ１２は一般に比較的大き
いデバイスになるように作る。プルダウントランジスタ
１８は、プルアップトランジスタ１２がその負のしきい
値によってなお導通しているのでトランジスタ１２のゲ
ートが低レベルのときに接続点１４で確実に良好な低い
レベルになるのに十分なだけ大きくする。
【００１３】第２の状態では信号Ａは低電圧にあり、又
信号Ｂは高電圧にある。この場合接続点１４は地電位に
する。プルアップトランジスタ１２は、ディプレッショ
ンデバイスであるから、プルアップトランジスタ１２
は、ゲート端子に加える地電位により幾分導通する。こ
の条件のもとではプルダウントランジスタ１８は導通状
態に駆動される。従って両トランジスタ１２，１８を経
て静電流が流れる。この静電流は、駆動回路１０により
電力消費を生ずる。そしてこの電力消費はこの電流の振
幅の関数である。
信号Ｂは高電圧にある。この場合接続点１４は地電位に
する。プルアップトランジスタ１２は、ディプレッショ
ンデバイスであるから、プルアップトランジスタ１２
は、ゲート端子に加える地電位により幾分導通する。こ
の条件のもとではプルダウントランジスタ１８は導通状
態に駆動される。従って両トランジスタ１２，１８を経
て静電流が流れる。この静電流は、駆動回路１０により
電力消費を生ずる。そしてこの電力消費はこの電流の振
幅の関数である。
【００１４】さらにＭＯＳトランジスタを通る電流はト
ランジスタの幅に実質的に比例する。従ってプルアップ
トランジスタ１２を通る静電流の流れは実質的にその幅
に比例する。
ランジスタの幅に実質的に比例する。従ってプルアップ
トランジスタ１２を通る静電流の流れは実質的にその幅
に比例する。
【００１５】第１の状態では信号Ａは高いレベルにあ
り、信号Ｂは低いレベルにある。信号Ｂの低いレベルに
よりプルダウントランジスタ１８は非導通状態になり、
プルアップトランジスタ１２により接続点１４を高電圧
状態にすることができる。接続点１４を高電圧状態に駆
動する過程では、電流はプルアップトランジスタ１２を
経て流れコンデンサ１６に充電する。プルアップトラン
ジスタ１２を通過する電流が強いほど、コンデンサ１６
に充電する割合が高くなる。前記したようにプルアップ
トランジスタ１２の寸法は、このプルアップトランジス
タを通過する電流の振幅を実質的に定める。従って駆動
回路１０は、プルアップトランジスタ１２を大きいチャ
ネル面積及び幅を持つように作ることにより一層高速に
することができる。しかしこの場合前記したように電力
消費が増す。駆動回路１０の電力消費は、プルアップト
ランジスタ１２のチャネルを比較的小さく狭く作ること
により減らすことができる。しかしこの場合接続点１４
を駆動することのできる速度が低下する。すなわち速度
及び電力消費の間には交換関係がある。
り、信号Ｂは低いレベルにある。信号Ｂの低いレベルに
よりプルダウントランジスタ１８は非導通状態になり、
プルアップトランジスタ１２により接続点１４を高電圧
状態にすることができる。接続点１４を高電圧状態に駆
動する過程では、電流はプルアップトランジスタ１２を
経て流れコンデンサ１６に充電する。プルアップトラン
ジスタ１２を通過する電流が強いほど、コンデンサ１６
に充電する割合が高くなる。前記したようにプルアップ
トランジスタ１２の寸法は、このプルアップトランジス
タを通過する電流の振幅を実質的に定める。従って駆動
回路１０は、プルアップトランジスタ１２を大きいチャ
ネル面積及び幅を持つように作ることにより一層高速に
することができる。しかしこの場合前記したように電力
消費が増す。駆動回路１０の電力消費は、プルアップト
ランジスタ１２のチャネルを比較的小さく狭く作ること
により減らすことができる。しかしこの場合接続点１４
を駆動することのできる速度が低下する。すなわち速度
及び電力消費の間には交換関係がある。
【００１６】ＲＯＭの普通の製法では基本回路は、任意
の顧客に対し最も早い速度の要求を持つように設計され
る。このことはプルアップトランジスタ１２のようなト
ランジスタを比較的大形のデバイスになるように作らな
ければならないことを意味する。しかしこのことはＲＯ
Ｍが実質的な静的電力消費を持つことを意味する。
の顧客に対し最も早い速度の要求を持つように設計され
る。このことはプルアップトランジスタ１２のようなト
ランジスタを比較的大形のデバイスになるように作らな
ければならないことを意味する。しかしこのことはＲＯ
Ｍが実質的な静的電力消費を持つことを意味する。
【００１７】本発明ではプルアップトランジスタ１２
は、高速動作のために与えられた幅を持つように初めに
基本回路内で作られる。この幅は次で、特定の用途に最
適なメモリー回路を作るように顧客の速度−電力の要求
に従って減らされる。
は、高速動作のために与えられた幅を持つように初めに
基本回路内で作られる。この幅は次で、特定の用途に最
適なメモリー回路を作るように顧客の速度−電力の要求
に従って減らされる。
【００１８】プルアップトランジスタ１２を作り、その
チャネルの寸法を制御する方法を図２に示してある。プ
ルアップトランジスタ１２のチャネル２４は、ソース２
６ａ及びドレイン２６ｂを持つ作用面積（ａｃｔｉｖｅ
ａｒｅａ）２６に位置させてある。集積回路技術では
ＭＯＳトランジスタのチャネルの長さはできるだけ短か
くする。この場合幅はトランジスタに対する電流要求に
適応するように選定する。プルアップトランジスタ１２
に対してはチャネルは、初期幅Ｗ1を持つように作られ
る。
チャネルの寸法を制御する方法を図２に示してある。プ
ルアップトランジスタ１２のチャネル２４は、ソース２
６ａ及びドレイン２６ｂを持つ作用面積（ａｃｔｉｖｅ
ａｒｅａ）２６に位置させてある。集積回路技術では
ＭＯＳトランジスタのチャネルの長さはできるだけ短か
くする。この場合幅はトランジスタに対する電流要求に
適応するように選定する。プルアップトランジスタ１２
に対してはチャネルは、初期幅Ｗ1を持つように作られ
る。
【００１９】好適とする実施例のプルアップトランジス
タ１２は、鎖線により示した区域にわたりディプレッシ
ョン注入部３０を設ける。ディプレッション注入部３０
は、プルアップトランジスタ１２のチャネル２４を全く
包囲する。ディプレッション注入部３０は、ソース２６
ａ及びドレイン２６ｂの上側に酸化物（図示してない）
を生成することにより活動区域２６内のチャネル領域だ
けに施される。ディプレッション注入部３０は、チャネ
ル２４を十分に確実に覆うようにプルアップトランジス
タ内のチャネル２４より大きくする。本発明の選定した
実施例ではディプレッション注入は、約−１．０Ｖのピ
ンチオフ電圧ＶPを生ずるように施される。この場合プ
ルアップトランジスタ１２を、接続点１４のような接続
点を全ＶCCに駆動するのに利用する軽度のディプレッシ
ョンデバイスにする。
タ１２は、鎖線により示した区域にわたりディプレッシ
ョン注入部３０を設ける。ディプレッション注入部３０
は、プルアップトランジスタ１２のチャネル２４を全く
包囲する。ディプレッション注入部３０は、ソース２６
ａ及びドレイン２６ｂの上側に酸化物（図示してない）
を生成することにより活動区域２６内のチャネル領域だ
けに施される。ディプレッション注入部３０は、チャネ
ル２４を十分に確実に覆うようにプルアップトランジス
タ内のチャネル２４より大きくする。本発明の選定した
実施例ではディプレッション注入は、約−１．０Ｖのピ
ンチオフ電圧ＶPを生ずるように施される。この場合プ
ルアップトランジスタ１２を、接続点１４のような接続
点を全ＶCCに駆動するのに利用する軽度のディプレッシ
ョンデバイスにする。
【００２０】適宜の実施例では、プルアップトランジス
タ１２は、ディプレッション注入部３０を設けないで、
自然にデバイスになるように作られる。
タ１２は、ディプレッション注入部３０を設けないで、
自然にデバイスになるように作られる。
【００２１】さらに図２に示すようにプルアップトラン
ジスタ１２に対する電力消費の規制は、次のようにして
実施される。実線により囲んだ区域により示したエンハ
ンスメント注入部３２は、プルアップトランジスタ１２
に施される。エンハンスメント注入部３２は、チャネル
２４の選定した部分２４ａを覆うようにマスクにより施
される。エンハンスメント注入部３２の区域は、チャネ
ル２４より広くして集積回路の製造の際の整合の誤差を
補償する。チャネル２４に対するエンハンスメント注入
部３２の重なりの程度により、プルアップトランジスタ
１２に対する電力規準化係数を定める。図示の実施例で
は、約２０％のチャネル領域がエンハンスメント注入を
受ける。この場合チャネル２４の有効幅を幅Ｗ2に減ら
す作用をする。プルアップトランジスタ１２には、約
６．０Ｖのエンハンスメント注入部３２を設ける。この
場合チャネル２４の部分２４ａに＋５．０Ｖの正味注入
部が得られ残りの部分２４ｂに−１．０Ｖの注入部を残
す。
ジスタ１２に対する電力消費の規制は、次のようにして
実施される。実線により囲んだ区域により示したエンハ
ンスメント注入部３２は、プルアップトランジスタ１２
に施される。エンハンスメント注入部３２は、チャネル
２４の選定した部分２４ａを覆うようにマスクにより施
される。エンハンスメント注入部３２の区域は、チャネ
ル２４より広くして集積回路の製造の際の整合の誤差を
補償する。チャネル２４に対するエンハンスメント注入
部３２の重なりの程度により、プルアップトランジスタ
１２に対する電力規準化係数を定める。図示の実施例で
は、約２０％のチャネル領域がエンハンスメント注入を
受ける。この場合チャネル２４の有効幅を幅Ｗ2に減ら
す作用をする。プルアップトランジスタ１２には、約
６．０Ｖのエンハンスメント注入部３２を設ける。この
場合チャネル２４の部分２４ａに＋５．０Ｖの正味注入
部が得られ残りの部分２４ｂに−１．０Ｖの注入部を残
す。
【００２２】電源電圧ＶCCは５．０Ｖであり、この値は
又入力信号Ａ，Ｂに対する制限値である。これ等の条件
のもとではチャネル２４の部分２４ａは導通状態に駆動
することができない。従ってチャネル２４の有効導通幅
は部分２４ｂの幅である。プルアップトランジスタ１２
を通る電流の流れは、チャネル２４の幅に実質的に比例
するから、プルアップトランジスタ１２はその電流の流
れを約２０％だけ減らす。このことは又プルアップトラ
ンジスタ１２による電力消費の低減に対応する。
又入力信号Ａ，Ｂに対する制限値である。これ等の条件
のもとではチャネル２４の部分２４ａは導通状態に駆動
することができない。従ってチャネル２４の有効導通幅
は部分２４ｂの幅である。プルアップトランジスタ１２
を通る電流の流れは、チャネル２４の幅に実質的に比例
するから、プルアップトランジスタ１２はその電流の流
れを約２０％だけ減らす。このことは又プルアップトラ
ンジスタ１２による電力消費の低減に対応する。
【００２３】エンハンスメント注入部３２は、その注入
するチャネル部分を横切るソース・ドレイン電流を十分
には阻止する必要がなくて、選定したレベルの注入によ
りその注入するチャネル部分を横切る電流の流れを減ら
すことができる。
するチャネル部分を横切るソース・ドレイン電流を十分
には阻止する必要がなくて、選定したレベルの注入によ
りその注入するチャネル部分を横切る電流の流れを減ら
すことができる。
【００２４】プルアップトランジスタ１２の別の製法で
はチャネル２４の直上にポリシリコン線（図示してな
い）を作り、プルアップトランジスタ１２のゲートとし
て作用するようにする。
はチャネル２４の直上にポリシリコン線（図示してな
い）を作り、プルアップトランジスタ１２のゲートとし
て作用するようにする。
【００２５】図２のエンハンスメント注入部３２はチャ
ネル２４の一端部を覆うように示してあるが、エンハン
スメント注入部は、チャネル２４の中央部分に位置させ
られ、このエンハンスメント注入部の各側に導電性部分
を残すようにしてもよい。これは図３に示してある。エ
ンハンスメント注入部３２は、チャネル２４の部分２４
ｄを覆い部分２４ｃ，２４ｅには影響を及ぼさない。各
部分２４ｃ，２４ｄ，２４ｅはそれぞれ幅Ｗ3，Ｗ4，Ｗ
5を持つ。図３に示した注入構造により図２について述
べたのと同じ成績が有効に得られる。
ネル２４の一端部を覆うように示してあるが、エンハン
スメント注入部は、チャネル２４の中央部分に位置させ
られ、このエンハンスメント注入部の各側に導電性部分
を残すようにしてもよい。これは図３に示してある。エ
ンハンスメント注入部３２は、チャネル２４の部分２４
ｄを覆い部分２４ｃ，２４ｅには影響を及ぼさない。各
部分２４ｃ，２４ｄ，２４ｅはそれぞれ幅Ｗ3，Ｗ4，Ｗ
5を持つ。図３に示した注入構造により図２について述
べたのと同じ成績が有効に得られる。
【００２６】図２に示したプルアップトランジスタ１２
の等価回路を図４に示してある。チャネル２４のディプ
レッション部分及びエンハンスメント部分の両方によ
り、プルアップトランジスタ１２は共通のドレイン及び
共通のソースを持つ２個の各別のトランジスタとして表
わすことができる。トランジスタ１２ａは、部分２４ａ
に対応するチャネル領域でソース２６ａ及びドレイン２
６ｂを持つ。トランジスタ１２ｂは、部分２４ｂに対応
するチャネル領域でソース２６ａ及びドレイン２６ｂを
持つ。トランジスタ１２ａはエンハンスメントデバイス
であるが、トランジスタ１２ｂはディプレッションデバ
イスである。図２について述べたようにトランジスタ１
２ａは＋５．０ＶのＶTを持ち、そしてトランジスタ１
２ｂは−１．０ＶのＶPを持つ。トランジスタ１２ｂの
導電率は、エンハンスメント注入部３２を施す前にはプ
ルアップトランジスタ１２の導電率より低い。５．０Ｖ
の給電電圧ではトランジスタ１２ａは導通状態にならな
い。しかし前記したように部分２４ａには、トランジス
タ１２ａが部分的に導通するように注入することができ
る。
の等価回路を図４に示してある。チャネル２４のディプ
レッション部分及びエンハンスメント部分の両方によ
り、プルアップトランジスタ１２は共通のドレイン及び
共通のソースを持つ２個の各別のトランジスタとして表
わすことができる。トランジスタ１２ａは、部分２４ａ
に対応するチャネル領域でソース２６ａ及びドレイン２
６ｂを持つ。トランジスタ１２ｂは、部分２４ｂに対応
するチャネル領域でソース２６ａ及びドレイン２６ｂを
持つ。トランジスタ１２ａはエンハンスメントデバイス
であるが、トランジスタ１２ｂはディプレッションデバ
イスである。図２について述べたようにトランジスタ１
２ａは＋５．０ＶのＶTを持ち、そしてトランジスタ１
２ｂは−１．０ＶのＶPを持つ。トランジスタ１２ｂの
導電率は、エンハンスメント注入部３２を施す前にはプ
ルアップトランジスタ１２の導電率より低い。５．０Ｖ
の給電電圧ではトランジスタ１２ａは導通状態にならな
い。しかし前記したように部分２４ａには、トランジス
タ１２ａが部分的に導通するように注入することができ
る。
【００２７】図２に示したエンハンスメント注入部３２
の寸法は、チャネル２４の任意所望の部分を覆うように
することができる。この覆い部分が大きいほど、プルア
ップトランジスタ１２を通る電流の流れが減り、これに
対応してプルアップトランジスタ１２の電力消費が減
る。ＲＯＭ回路の製造に当たっては顧客コードのプログ
ラミングを、この顧客により得られるパターンに従って
イオン注入により行う。製造工程の或る段階でイオン注
入を実施し、回路のメモリー配列を顧客コードによりプ
ログラムする。本発明ＭＯＳトランジスタを作る際には
このプログラミングステップに容易に協働させ、チャネ
ル領域の第２の注入部すなわちエンハンスメント注入部
３２を、ＲＯＭ回路のメモリー配列に顧客コードをプロ
グラムする操作で生じさせることができるようにする。
すなわち付加的な製造作業を必要としないで現用のＲＯ
Ｍ製法に容易に協働させることができる。顧客はさらに
メモリーにプログラムしようとするビットパターンを規
制するのと同時にこの顧客の部品の速度及び電力消費を
規制することができる。
の寸法は、チャネル２４の任意所望の部分を覆うように
することができる。この覆い部分が大きいほど、プルア
ップトランジスタ１２を通る電流の流れが減り、これに
対応してプルアップトランジスタ１２の電力消費が減
る。ＲＯＭ回路の製造に当たっては顧客コードのプログ
ラミングを、この顧客により得られるパターンに従って
イオン注入により行う。製造工程の或る段階でイオン注
入を実施し、回路のメモリー配列を顧客コードによりプ
ログラムする。本発明ＭＯＳトランジスタを作る際には
このプログラミングステップに容易に協働させ、チャネ
ル領域の第２の注入部すなわちエンハンスメント注入部
３２を、ＲＯＭ回路のメモリー配列に顧客コードをプロ
グラムする操作で生じさせることができるようにする。
すなわち付加的な製造作業を必要としないで現用のＲＯ
Ｍ製法に容易に協働させることができる。顧客はさらに
メモリーにプログラムしようとするビットパターンを規
制するのと同時にこの顧客の部品の速度及び電力消費を
規制することができる。
【００２８】要するに本発明によれば、第１及び第２の
イオン注入操作により選定したトランジスタの導電性チ
ャネルの有効幅を制御することによって、ＭＯＳトラン
ジスタの速度及び電力消費を規制することができる。好
適とする応用例はＲＯＭ回路のディプレッション型プル
アップトランジスタ用である。
イオン注入操作により選定したトランジスタの導電性チ
ャネルの有効幅を制御することによって、ＭＯＳトラン
ジスタの速度及び電力消費を規制することができる。好
適とする応用例はＲＯＭ回路のディプレッション型プル
アップトランジスタ用である。
【００２９】以上本発明をその実施例について詳細に説
明したが本発明はなおその精神を逸脱しないで種種の変
化変型を行なうことができるのはもちろんである。
明したが本発明はなおその精神を逸脱しないで種種の変
化変型を行なうことができるのはもちろんである。
【図１】Ｎ−チャネルディプレッション型プルアップト
ランジスタ及びＮ−チャネルエンハンスメント型プルダ
ウントランジスタを持つ駆動回路の電気配線図である。
ランジスタ及びＮ−チャネルエンハンスメント型プルダ
ウントランジスタを持つ駆動回路の電気配線図である。
【図２】ディプレッショントランジスタを集積回路内に
作る際に、トランジスタのチャネルの有効幅をこのチャ
ネルの端部に第２注入部を設けることにより短縮する状
態を示す平面図である。
作る際に、トランジスタのチャネルの有効幅をこのチャ
ネルの端部に第２注入部を設けることにより短縮する状
態を示す平面図である。
【図３】ディプレッショントランジスタを集積回路内に
作る際に、トランジスタのチャネルの有効幅をこのチャ
ネルの中央領域に第２注入部を設けることにより短縮す
る状態を示す平面図である。
作る際に、トランジスタのチャネルの有効幅をこのチャ
ネルの中央領域に第２注入部を設けることにより短縮す
る状態を示す平面図である。
【図４】図２に示した本発明ＭＯＳトランジスタの等価
回路図である。
回路図である。
１２ プルアップトランジスタ ２４ チャネル ２６ａ ソース ２６ｂ ドレイン ３０ ディプレッション注入部 ３２ エンハンスメント注入部
Claims (2)
- 【請求項１】 ソース２６ａと、ドレイン２６ｂと、前
記ソース及びドレイン間のチャネル２４とを備えたＭＯ
Ｓ固定メモリー用のＭＯＳトランジスタにおいて、 前記チャネルが、充分な有効範囲のディプレッション型
の注入部３０と、前記チャネルの残余の部分にディプレ
ッション型の部分を残している選択された部分に設けら
れたエンハンスメント型の注入部３２とを備え、前記エ
ンハンスメント型の注入部が前記選択された部分を流れ
る電流を抑止する大きさを持つことにより、前記チャネ
ルのディプレッション型の部分を通ってだけ、前記ソー
スとドレインとの間に電流が流れるのを許容するように
したことを特徴とするＭＯＳトランジスタ。 - 【請求項２】 約５．０Ｖの電源電圧の場合、前記ディ
プレッション型の部分が、約−１．０Ｖのピンチオフ電
圧を持つ注入部を備え、前記選択された部分が、少なく
とも５．０Ｖのしきい値電圧を持つエンハンスメント注
入部を備え、電流の流れを、前記チャネルの選択された
エンハンスメント型の部分を通って前記ソースと前記ド
レインとの間に電流が流れるのを本質的に抑止すること
を特徴とする特許請求の範囲第１項記載のＭＯＳトラン
ジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33490081A | 1981-12-28 | 1981-12-28 | |
| US334900 | 1981-12-28 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227816A Division JPH0638488B2 (ja) | 1981-12-28 | 1982-12-28 | Ｍｏｓ固定メモリーのプルアップトランジスタのチャネルの幅制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689987A true JPH0689987A (ja) | 1994-03-29 |
Family
ID=23309356
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227816A Expired - Lifetime JPH0638488B2 (ja) | 1981-12-28 | 1982-12-28 | Ｍｏｓ固定メモリーのプルアップトランジスタのチャネルの幅制御方法 |
| JP5024919A Pending JPH0689987A (ja) | 1981-12-28 | 1993-01-21 | Ｍｏｓ固定メモリー用のｍｏｓトランジスタ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227816A Expired - Lifetime JPH0638488B2 (ja) | 1981-12-28 | 1982-12-28 | Ｍｏｓ固定メモリーのプルアップトランジスタのチャネルの幅制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0082999B1 (ja) |
| JP (2) | JPH0638488B2 (ja) |
| AT (1) | ATE41077T1 (ja) |
| CA (1) | CA1211230A (ja) |
| DE (1) | DE3279496D1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239354A (en) * | 1975-09-23 | 1977-03-26 | Toshiba Corp | Drive circuit |
| JPS53130987A (en) * | 1977-04-20 | 1978-11-15 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629391B2 (ja) * | 1973-05-23 | 1981-07-08 | ||
| JPS5198938A (ja) * | 1975-02-26 | 1976-08-31 | ||
| US3995172A (en) * | 1975-06-05 | 1976-11-30 | International Business Machines Corporation | Enhancement-and depletion-type field effect transistors connected in parallel |
-
1982
- 1982-12-09 AT AT82111416T patent/ATE41077T1/de active
- 1982-12-09 DE DE8282111416T patent/DE3279496D1/de not_active Expired
- 1982-12-09 EP EP82111416A patent/EP0082999B1/en not_active Expired
- 1982-12-23 CA CA000418514A patent/CA1211230A/en not_active Expired
- 1982-12-28 JP JP57227816A patent/JPH0638488B2/ja not_active Expired - Lifetime
-
1993
- 1993-01-21 JP JP5024919A patent/JPH0689987A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239354A (en) * | 1975-09-23 | 1977-03-26 | Toshiba Corp | Drive circuit |
| JPS53130987A (en) * | 1977-04-20 | 1978-11-15 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638488B2 (ja) | 1994-05-18 |
| CA1211230A (en) | 1986-09-09 |
| ATE41077T1 (de) | 1989-03-15 |
| EP0082999A2 (en) | 1983-07-06 |
| EP0082999B1 (en) | 1989-03-01 |
| EP0082999A3 (en) | 1985-04-17 |
| DE3279496D1 (en) | 1989-04-06 |
| JPS58147073A (ja) | 1983-09-01 |
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