JPH0690137A - Ｆｉｒディジタルフィルタ - Google Patents
ＦｉｒディジタルフィルタInfo
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- JPH0690137A JPH0690137A JP26541892A JP26541892A JPH0690137A JP H0690137 A JPH0690137 A JP H0690137A JP 26541892 A JP26541892 A JP 26541892A JP 26541892 A JP26541892 A JP 26541892A JP H0690137 A JPH0690137 A JP H0690137A
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Abstract
(57)【要約】
【目的】 演算処理の高速化を実現するとともに、メモ
リの小容量化によるコスト低減を図る。 【構成】 入力データｘ［ｎ］を記憶するメモリ２と、
メモリ２から同一値のタップ係数ｈ［ｍ］単位で各タッ
プ係数ｈ［ｍ］に対応する入力データｘ［ｎ］を読み出
す読出機能部３と、読み出した入力データｘ［ｎ］を同
一値のタップ係数ｈ［ｍ］単位で加算して部分和を求め
る第一加算機能部４と、部分和に対して予め設定した対
応するタップ係数ｈ［ｍ］を乗算して部分積を求める乗
算機能部５と、得られた各部分積を加算する第二加算機
能部６を備える。
リの小容量化によるコスト低減を図る。 【構成】 入力データｘ［ｎ］を記憶するメモリ２と、
メモリ２から同一値のタップ係数ｈ［ｍ］単位で各タッ
プ係数ｈ［ｍ］に対応する入力データｘ［ｎ］を読み出
す読出機能部３と、読み出した入力データｘ［ｎ］を同
一値のタップ係数ｈ［ｍ］単位で加算して部分和を求め
る第一加算機能部４と、部分和に対して予め設定した対
応するタップ係数ｈ［ｍ］を乗算して部分積を求める乗
算機能部５と、得られた各部分積を加算する第二加算機
能部６を備える。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は位相検波回路、画像信号
処理回路等のディジタル信号処理回路に用いて好適なＦ
ＩＲ（有限インパルス応答）ディジタルフィルタに関す
る。
処理回路等のディジタル信号処理回路に用いて好適なＦ
ＩＲ（有限インパルス応答）ディジタルフィルタに関す
る。
【０００２】
【従来の技術】従来のＦＩＲディジタルフィルタのブロ
ック構成回路を図３に示す。一般に、ＦＩＲディジタル
フィルタは入力データをｘ［ｎ］、インパルス応答を表
すタップ係数（フィルタ係数）をｈ［ｍ］（ｍ＝０，
１，２…Ｎ−１）とした場合、出力データｙ［ｎ］は入
力データｘ［ｎ］とタップ係数ｈ［ｍ］のたたみ込み、
即ち、次の〔数１〕式により求められる。
ック構成回路を図３に示す。一般に、ＦＩＲディジタル
フィルタは入力データをｘ［ｎ］、インパルス応答を表
すタップ係数（フィルタ係数）をｈ［ｍ］（ｍ＝０，
１，２…Ｎ−１）とした場合、出力データｙ［ｎ］は入
力データｘ［ｎ］とタップ係数ｈ［ｍ］のたたみ込み、
即ち、次の〔数１〕式により求められる。
【０００３】
【数１】 したがって、一つの出力データ（出力値）ｙ［ｎ］を求
めるためには、図３に示す回路構成によって、前記〔数
１〕式に基づく演算処理を忠実に実行する必要があっ
た。次に、図３に示すＦＩＲディジタルフィルタ５０に
ついて具体的に説明する。
めるためには、図３に示す回路構成によって、前記〔数
１〕式に基づく演算処理を忠実に実行する必要があっ
た。次に、図３に示すＦＩＲディジタルフィルタ５０に
ついて具体的に説明する。
【０００４】まず、入力データｘ［ｎ］は第一アドレス
発生器５２からの書込アドレスＡｗによってＲＡＭ５１
に書き込まれる。この場合、書込アドレスＡｗは、００
００H…ＦＦＦＦH，００００H…ＦＦＦＦHのようにサイ
クリックに生成され、その数は最低タップ数だけ必要に
なる。なお、入力データｘ［ｎ］を一旦ＲＡＭ５１に書
き込む理由は、データ処理の実行をハードウェア化する
際、タップ係数列の数が多くなるに従って回路規模も大
きくなり、パイプライン処理が困難になるためである。
発生器５２からの書込アドレスＡｗによってＲＡＭ５１
に書き込まれる。この場合、書込アドレスＡｗは、００
００H…ＦＦＦＦH，００００H…ＦＦＦＦHのようにサイ
クリックに生成され、その数は最低タップ数だけ必要に
なる。なお、入力データｘ［ｎ］を一旦ＲＡＭ５１に書
き込む理由は、データ処理の実行をハードウェア化する
際、タップ係数列の数が多くなるに従って回路規模も大
きくなり、パイプライン処理が困難になるためである。
【０００５】一方、ＲＡＭ５１に記憶された入力データ
ｘ［ｎ］は、第一アドレス発生器５２からの読出アドレ
スＡｏｒによって、書き込まれた順番に読み出され、乗
算機能部５３に付与される。この場合、タップ係数の数
が、例えば、２５６であれば、読出アドレスＡｏｒは、
００００H…００ＦＦH，０００１H…０１００H，０００
２H…０１０１H，０００３H…０１０２Hのように順番に
生成される。
ｘ［ｎ］は、第一アドレス発生器５２からの読出アドレ
スＡｏｒによって、書き込まれた順番に読み出され、乗
算機能部５３に付与される。この場合、タップ係数の数
が、例えば、２５６であれば、読出アドレスＡｏｒは、
００００H…００ＦＦH，０００１H…０１００H，０００
２H…０１０１H，０００３H…０１０２Hのように順番に
生成される。
【０００６】他方、タップ係数ｈ［ｍ］は予めＲＯＭ５
４に格納されており、第二アドレス発生器５５からの読
出アドレスＡｏｆにより順次読み出されるとともに、乗
算機能部５３に付与される。そして、乗算機能部５３で
はタップ係数と入力データの乗算、即ち、ｈ［ｍ］・ｘ
［ｎ−ｍ］の乗算処理が実行される。また、得られた乗
算結果は加算機能部５６に付与され、乗算結果の総和、
即ち、前記〔数１〕式が求められる。
４に格納されており、第二アドレス発生器５５からの読
出アドレスＡｏｆにより順次読み出されるとともに、乗
算機能部５３に付与される。そして、乗算機能部５３で
はタップ係数と入力データの乗算、即ち、ｈ［ｍ］・ｘ
［ｎ−ｍ］の乗算処理が実行される。また、得られた乗
算結果は加算機能部５６に付与され、乗算結果の総和、
即ち、前記〔数１〕式が求められる。
【０００７】なお、５７は前記〔数１〕式のΣ記号によ
る総和、即ち、出力データ（出力値）ｙ［ｎ］が得られ
る毎に加算機能部５６を初期化するセレクタ、５８は加
算機能部５６から得た加算結果を必要なビット数に丸め
る四捨五入機能部、５９は各ブロックにタイミング信号
を付与するタイミング信号発生器である。
る総和、即ち、出力データ（出力値）ｙ［ｎ］が得られ
る毎に加算機能部５６を初期化するセレクタ、５８は加
算機能部５６から得た加算結果を必要なビット数に丸め
る四捨五入機能部、５９は各ブロックにタイミング信号
を付与するタイミング信号発生器である。
【０００８】
【発明が解決しようとする課題】ところで、ＦＩＲディ
ジタルフィルタは直線位相特性（固定遅延特性）をもた
せることが容易なため、位相の保持を必要とするデータ
に対するフィルタリングに利用されることも多いが、急
峻な遮断特性や阻止帯域で大きな減衰量を要求した場合
には、多数のタップ数（タップ係数）が必要となるた
め、これに伴って演算量が増加し、さらに、演算処理時
間も増加する。
ジタルフィルタは直線位相特性（固定遅延特性）をもた
せることが容易なため、位相の保持を必要とするデータ
に対するフィルタリングに利用されることも多いが、急
峻な遮断特性や阻止帯域で大きな減衰量を要求した場合
には、多数のタップ数（タップ係数）が必要となるた
め、これに伴って演算量が増加し、さらに、演算処理時
間も増加する。
【０００９】しかし、上述した従来のＦＩＲディジタル
フィルタ５０は、一つの出力データ（出力値）ｙ［ｎ］
を求めるに当たり、前記〔数１〕式に基づく演算処理を
忠実に実行するため、Ｎ回の乗算処理とＮ−１回の加算
処理が必要となり、結局、演算処理時間の増大を招くと
ともに、演算処理の高速化を実現できない問題があっ
た。
フィルタ５０は、一つの出力データ（出力値）ｙ［ｎ］
を求めるに当たり、前記〔数１〕式に基づく演算処理を
忠実に実行するため、Ｎ回の乗算処理とＮ−１回の加算
処理が必要となり、結局、演算処理時間の増大を招くと
ともに、演算処理の高速化を実現できない問題があっ
た。
【００１０】本発明はこのような従来の技術に存在する
課題を解決したものであり、演算処理の高速化を実現す
るとともに、メモリの小容量化によるコスト低減を図れ
るＦＩＲディジタルフィルタの提供を目的とする。
課題を解決したものであり、演算処理の高速化を実現す
るとともに、メモリの小容量化によるコスト低減を図れ
るＦＩＲディジタルフィルタの提供を目的とする。
【００１１】
【課題を解決するための手段】本発明は入力データｘ
［ｎ］に対してタップ係数ｈ［ｍ］を乗算し、かつ加算
することによりフィルタリングした出力データｙ［ｎ］
を得るＦＩＲディジタルフィルタ１を構成するに際し
て、特に、入力データｘ［ｎ］を記憶するメモリ２と、
メモリ２から同一値のタップ係数ｈ［ｍ］単位で各タッ
プ係数ｈ［ｍ］に対応する入力データｘ［ｎ］を読み出
す読出機能部３と、読み出した入力データｘ［ｎ］を同
一値のタップ係数ｈ［ｍ］単位で加算して部分和を求め
る第一加算機能部４と、部分和に対して予め設定した対
応するタップ係数ｈ［ｍ］を乗算して部分積を求める乗
算機能部５と、得られた各部分積を加算する第二加算機
能部６により構成してなることを特徴とする。この場
合、複数のタップ係数ｈ［ｍ］は一つのタップ係数ｈｉ
に近似させて用いることができる。
［ｎ］に対してタップ係数ｈ［ｍ］を乗算し、かつ加算
することによりフィルタリングした出力データｙ［ｎ］
を得るＦＩＲディジタルフィルタ１を構成するに際し
て、特に、入力データｘ［ｎ］を記憶するメモリ２と、
メモリ２から同一値のタップ係数ｈ［ｍ］単位で各タッ
プ係数ｈ［ｍ］に対応する入力データｘ［ｎ］を読み出
す読出機能部３と、読み出した入力データｘ［ｎ］を同
一値のタップ係数ｈ［ｍ］単位で加算して部分和を求め
る第一加算機能部４と、部分和に対して予め設定した対
応するタップ係数ｈ［ｍ］を乗算して部分積を求める乗
算機能部５と、得られた各部分積を加算する第二加算機
能部６により構成してなることを特徴とする。この場
合、複数のタップ係数ｈ［ｍ］は一つのタップ係数ｈｉ
に近似させて用いることができる。
【００１２】
【作用】次に、本発明に係るＦＩＲディジタルフィルタ
１の作用について説明する。
１の作用について説明する。
【００１３】まず、タップ係数（フィルタ係数）ｈ
［ｍ］とはディジタルフィルタのインパルス応答を表す
ものである。したがって、前記〔数１〕式におけるタッ
プ係数ｈ［ｍ］に複数の同一値が含まれ、相違値がｈｉ
（ｉ＝１，２…Ｍ）のＭ個であるとき、分配法則によ
り、前記〔数１〕式は次の〔数２〕式に書き替えること
ができる。
［ｍ］とはディジタルフィルタのインパルス応答を表す
ものである。したがって、前記〔数１〕式におけるタッ
プ係数ｈ［ｍ］に複数の同一値が含まれ、相違値がｈｉ
（ｉ＝１，２…Ｍ）のＭ個であるとき、分配法則によ
り、前記〔数１〕式は次の〔数２〕式に書き替えること
ができる。
【００１４】
【数２】 これにより、乗算回数は前記〔数１〕式に基づく場合の
Ｎ回に比べ、Ｍ（Ｍ＜Ｎ）回に減少させることができ
る。なお、例えば、ｈ1＝０であれば、〔数２〕式にお
ける下記〔数３〕の部分は演算の必要がないため、０と
なるタップ係数の数だけ加算回数も減少させることがで
きる。なお、当該〔数３〕はｈ［ｍ］＝ｈ1となるｍに
対するｘ［ｎ−ｍ］の総和を意味する。
Ｎ回に比べ、Ｍ（Ｍ＜Ｎ）回に減少させることができ
る。なお、例えば、ｈ1＝０であれば、〔数２〕式にお
ける下記〔数３〕の部分は演算の必要がないため、０と
なるタップ係数の数だけ加算回数も減少させることがで
きる。なお、当該〔数３〕はｈ［ｍ］＝ｈ1となるｍに
対するｘ［ｎ−ｍ］の総和を意味する。
【００１５】
【数３】 このような原理に基づく本発明に係るＦＩＲディジタル
フィルタ１によれば、まず、入力データｘ［ｎ］は一旦
メモリ２に記憶される。一方、メモリ２からは読出機能
部３により同一値のタップ係数ｈ［ｍ］単位で各タップ
係数ｈ［ｍ］に対応する入力データｘ［ｎ］が読み出さ
れる。この場合、入力データｘ［ｎ］の読み出しは従来
のような一定の順番ではなく、同一値のタップ係数ｈ
［ｍ］単位で各タップ係数ｈ［ｍ］に対応する入力デー
タｘ［ｎ］のみが選択されて読み出される。そして、読
み出さた入力データｘ［ｎ］は、第一加算機能部４によ
り同一値のタップ係数ｈ［ｍ］単位で加算され、部分和
が求められるとともに、得られた部分和は乗算機能部５
に付与される。一方、タップ係数ｈ［ｍ］は予めＭ個の
相違値（ｈｉ）のみがＲＯＭ等に格納されているため、
当該部分和に対応するタップ係数ｈｉがＲＯＭ等から読
み出され、乗算機能部５に付与される。よって、乗算機
能部５により当該部分和と対応するタップ係数ｈｉが乗
算され、部分積が求められるとともに、得られた各部分
積は第二加算機能部６によって加算され、前記〔数２〕
式が求められる。
フィルタ１によれば、まず、入力データｘ［ｎ］は一旦
メモリ２に記憶される。一方、メモリ２からは読出機能
部３により同一値のタップ係数ｈ［ｍ］単位で各タップ
係数ｈ［ｍ］に対応する入力データｘ［ｎ］が読み出さ
れる。この場合、入力データｘ［ｎ］の読み出しは従来
のような一定の順番ではなく、同一値のタップ係数ｈ
［ｍ］単位で各タップ係数ｈ［ｍ］に対応する入力デー
タｘ［ｎ］のみが選択されて読み出される。そして、読
み出さた入力データｘ［ｎ］は、第一加算機能部４によ
り同一値のタップ係数ｈ［ｍ］単位で加算され、部分和
が求められるとともに、得られた部分和は乗算機能部５
に付与される。一方、タップ係数ｈ［ｍ］は予めＭ個の
相違値（ｈｉ）のみがＲＯＭ等に格納されているため、
当該部分和に対応するタップ係数ｈｉがＲＯＭ等から読
み出され、乗算機能部５に付与される。よって、乗算機
能部５により当該部分和と対応するタップ係数ｈｉが乗
算され、部分積が求められるとともに、得られた各部分
積は第二加算機能部６によって加算され、前記〔数２〕
式が求められる。
【００１６】一方、ある区間において所定値を持つタッ
プ係数は複数存在するため、当該区間における複数のタ
ップ係数ｈ［ｍ］を、その区間における一つの代表値に
より近似すれば、相違値をとるタップ係数ｈｉの数（Ｍ
の値）はさらに減少し、たたみ込み演算における乗算回
数もさらに減少させることができる。
プ係数は複数存在するため、当該区間における複数のタ
ップ係数ｈ［ｍ］を、その区間における一つの代表値に
より近似すれば、相違値をとるタップ係数ｈｉの数（Ｍ
の値）はさらに減少し、たたみ込み演算における乗算回
数もさらに減少させることができる。
【００１７】
【実施例】次に、本発明に係る好適な実施例を挙げ、図
面に基づき詳細に説明する。
面に基づき詳細に説明する。
【００１８】まず、本発明に係るＦＩＲディジタルフィ
ルタの構成について、図１を参照して説明する。
ルタの構成について、図１を参照して説明する。
【００１９】図１中、１はＦＩＲディジタルフィルタで
あり、入力データｘ［ｎ］の入力部１１と出力データｙ
［ｎ］の出力部１２を備える。ディジタルフィルタ１に
おいて、２ｒはメモリ２を構成するＲＡＭであり、入力
部１１から入力する入力データｘ［ｎ］を記憶する。ま
た、１３は第一アドレス発生器であり、ＲＡＭ２ｒに入
力データｘ［ｎ］を書き込む際の書込アドレスＡｗを生
成するとともに、ＲＡＭ２ｒから同一値のタップ係数ｈ
［ｍ］単位で各タップ係数ｈ［ｍ］に対応する入力デー
タｘ［ｎ］を読み出すための読出アドレスＡｒを生成す
る。なお、第一アドレス発生器１３は前記読出機能部３
を構成する。
あり、入力データｘ［ｎ］の入力部１１と出力データｙ
［ｎ］の出力部１２を備える。ディジタルフィルタ１に
おいて、２ｒはメモリ２を構成するＲＡＭであり、入力
部１１から入力する入力データｘ［ｎ］を記憶する。ま
た、１３は第一アドレス発生器であり、ＲＡＭ２ｒに入
力データｘ［ｎ］を書き込む際の書込アドレスＡｗを生
成するとともに、ＲＡＭ２ｒから同一値のタップ係数ｈ
［ｍ］単位で各タップ係数ｈ［ｍ］に対応する入力デー
タｘ［ｎ］を読み出すための読出アドレスＡｒを生成す
る。なお、第一アドレス発生器１３は前記読出機能部３
を構成する。
【００２０】一方、４は第一加算機能部であり、同一値
のタップ係数ｈ［ｍ］単位でｈ各タップ係数ｈ［ｍ］
（ｈｉ）に対応して読み出した入力データｘ［ｎ］を加
算し、部分和、即ち、前記〔数３〕（ｈ［ｍ］＝ｈ1の
場合）を求める。また、５は乗算機能部であり、部分和
に対して対応するタップ係数ｈ［ｍ］（ｈｉ）を乗算し
て部分積、即ち、下記〔数４〕（ｈ［ｍ］＝ｈ1の場
合）を求める。
のタップ係数ｈ［ｍ］単位でｈ各タップ係数ｈ［ｍ］
（ｈｉ）に対応して読み出した入力データｘ［ｎ］を加
算し、部分和、即ち、前記〔数３〕（ｈ［ｍ］＝ｈ1の
場合）を求める。また、５は乗算機能部であり、部分和
に対して対応するタップ係数ｈ［ｍ］（ｈｉ）を乗算し
て部分積、即ち、下記〔数４〕（ｈ［ｍ］＝ｈ1の場
合）を求める。
【００２１】
【数４】 なお、１４は前記〔数３〕が求められる毎に、第一加算
機能部４を初期化するセレクタである。
機能部４を初期化するセレクタである。
【００２２】他方、１５はＲＯＭであり予め設定された
タップ係数ｈｉが格納されている。この場合、格納する
タップ係数ｈｉは複数のタップ係数ｈ［ｍ］を一つに近
似したタップ係数である。即ち、ある区間において所定
値を持つタップ係数は複数存在するため、当該区間にお
ける複数のタップ係数ｈ［ｍ］を、その区間における一
つの代表値により近似したものである。これにより、相
違値をとるタップ係数ｈ［ｍ］の数を減少させることが
できるとともに、たたみ込み演算における乗算回数を減
少させることができ、ＲＯＭ１５の小容量化が可能とな
る。
タップ係数ｈｉが格納されている。この場合、格納する
タップ係数ｈｉは複数のタップ係数ｈ［ｍ］を一つに近
似したタップ係数である。即ち、ある区間において所定
値を持つタップ係数は複数存在するため、当該区間にお
ける複数のタップ係数ｈ［ｍ］を、その区間における一
つの代表値により近似したものである。これにより、相
違値をとるタップ係数ｈ［ｍ］の数を減少させることが
できるとともに、たたみ込み演算における乗算回数を減
少させることができ、ＲＯＭ１５の小容量化が可能とな
る。
【００２３】また、１６は第二アドレス発生器であり、
ＲＯＭ１５から目的のタップ係数ｈｉを読み出すための
読出アドレスＡｆを生成する。一方、６は第二加算機能
部であり、乗算機能部５から得られた各部分積を加算、
即ち、前記〔数４〕の総和となる〔数２〕式を求める。
なお、１７は前記〔数２〕式におけるｙ［ｎ］が求めら
れる毎に、第二加算機能部６を初期化するセレクタであ
る。
ＲＯＭ１５から目的のタップ係数ｈｉを読み出すための
読出アドレスＡｆを生成する。一方、６は第二加算機能
部であり、乗算機能部５から得られた各部分積を加算、
即ち、前記〔数４〕の総和となる〔数２〕式を求める。
なお、１７は前記〔数２〕式におけるｙ［ｎ］が求めら
れる毎に、第二加算機能部６を初期化するセレクタであ
る。
【００２４】その他、１８は第二加算機能部６から得た
加算結果を必要なビット数に丸める四捨五入機能部、１
９は各ブロックにタイミング信号を付与するタイミング
信号発生器である。また、各ブロックにおける機能はハ
ードウェア、ソフトウェアのいずれによっても実現でき
る。
加算結果を必要なビット数に丸める四捨五入機能部、１
９は各ブロックにタイミング信号を付与するタイミング
信号発生器である。また、各ブロックにおける機能はハ
ードウェア、ソフトウェアのいずれによっても実現でき
る。
【００２５】次に、本発明に係るＦＩＲディジタルフィ
ルタ１の機能について、図１を参照して説明する。
ルタ１の機能について、図１を参照して説明する。
【００２６】まず、入力データｘ［ｎ］は第一アドレス
発生器１３からの書込アドレスＡｗによってＲＡＭ２ｒ
に書き込まれる。この場合、書込アドレスＡｗは、従来
と同様、００００H…ＦＦＦＦH，００００H…ＦＦＦＦH
のようにサイクリックに生成され、また、書込アドレス
Ａｗの数は最低タップ数だけ必要になる。
発生器１３からの書込アドレスＡｗによってＲＡＭ２ｒ
に書き込まれる。この場合、書込アドレスＡｗは、従来
と同様、００００H…ＦＦＦＦH，００００H…ＦＦＦＦH
のようにサイクリックに生成され、また、書込アドレス
Ａｗの数は最低タップ数だけ必要になる。
【００２７】一方、ＲＡＭ２ｒに記憶された入力データ
ｘ［ｎ］は、第一アドレス発生器１３からの読出アドレ
スＡｒによって読み出され、第一加算機能部４に付与さ
れる。この場合、タップ係数がｈｉ（ｉ＝１，２…Ｍ）
とすれば、読出アドレスＡｒはタップ係数単位で読み出
しを行う。即ち、タップ係数ｈ1が乗じられる入力デー
タｘ［ｎ］をＲＡＭ２ｒから選択的に読み出すととも
に、順次、各タップ係数ｈ2…が乗じられる入力データ
ｘ［ｎ］をＲＡＭ２ｒから選択的に読み出す。
ｘ［ｎ］は、第一アドレス発生器１３からの読出アドレ
スＡｒによって読み出され、第一加算機能部４に付与さ
れる。この場合、タップ係数がｈｉ（ｉ＝１，２…Ｍ）
とすれば、読出アドレスＡｒはタップ係数単位で読み出
しを行う。即ち、タップ係数ｈ1が乗じられる入力デー
タｘ［ｎ］をＲＡＭ２ｒから選択的に読み出すととも
に、順次、各タップ係数ｈ2…が乗じられる入力データ
ｘ［ｎ］をＲＡＭ２ｒから選択的に読み出す。
【００２８】そして、読み出さた入力データｘ［ｎ］
は、第一加算機能部４により各タップ係数ｈ1，ｈ2…単
位で加算され、部分和（前記〔数３〕）が求められると
ともに、得られた部分和は乗算機能部５に付与される。
この際、セレクタ１４により、当該〔数３〕が求められ
る毎に、第一加算機能部４が初期化される。
は、第一加算機能部４により各タップ係数ｈ1，ｈ2…単
位で加算され、部分和（前記〔数３〕）が求められると
ともに、得られた部分和は乗算機能部５に付与される。
この際、セレクタ１４により、当該〔数３〕が求められ
る毎に、第一加算機能部４が初期化される。
【００２９】一方、タップ係数ｈｉは予めＲＯＭ１５に
格納されている。したがって、第一加算機能部４から得
る部分和に対応するタップ係数ｈｉは、第二アドレス発
生器１６からの読出アドレスＡｆによりＲＯＭ１５から
読み出され、乗算機能部５に付与される。
格納されている。したがって、第一加算機能部４から得
る部分和に対応するタップ係数ｈｉは、第二アドレス発
生器１６からの読出アドレスＡｆによりＲＯＭ１５から
読み出され、乗算機能部５に付与される。
【００３０】よって、乗算機能部５により当該部分和と
対応するタップ係数ｈｉが乗算され、前記〔数４〕の部
分積が求められるとともに、得られた各部分積は第二加
算機能部６によって加算され、〔数４〕の総和となる
〔数２〕式が求められる。
対応するタップ係数ｈｉが乗算され、前記〔数４〕の部
分積が求められるとともに、得られた各部分積は第二加
算機能部６によって加算され、〔数４〕の総和となる
〔数２〕式が求められる。
【００３１】なお、一例として、タップ数が３０１の場
合、近似により３０の相違値まで圧縮できる。また、こ
れにより、乗算回数は２９回、加算回数は１１７回とな
る。図２はこのような条件による本発明に係るＦＩＲデ
ィジタルフィルタ１のフィルタ特性Ｐｎと従来における
ＦＩＲディジタルフィルタ５０（図３）のフィルタ特性
Ｐｏを対比して示す。図２から明らかなように、本発明
に係るＦＩＲディジタルフィルタ１によれば、従来のデ
ィジタルフィルタ５０に対して乗算回数及び加算回数を
大幅に減少させても、十分なフィルタ特性が得られる。
特に、タップ係数の近似は遮断特性にはほとんど影響を
与えないため、急峻な遮断特性を得るべくタップ数を増
大させる場合であっても、少ない演算量で高速処理が可
能となり極めて有効である。
合、近似により３０の相違値まで圧縮できる。また、こ
れにより、乗算回数は２９回、加算回数は１１７回とな
る。図２はこのような条件による本発明に係るＦＩＲデ
ィジタルフィルタ１のフィルタ特性Ｐｎと従来における
ＦＩＲディジタルフィルタ５０（図３）のフィルタ特性
Ｐｏを対比して示す。図２から明らかなように、本発明
に係るＦＩＲディジタルフィルタ１によれば、従来のデ
ィジタルフィルタ５０に対して乗算回数及び加算回数を
大幅に減少させても、十分なフィルタ特性が得られる。
特に、タップ係数の近似は遮断特性にはほとんど影響を
与えないため、急峻な遮断特性を得るべくタップ数を増
大させる場合であっても、少ない演算量で高速処理が可
能となり極めて有効である。
【００３２】以上、実施例について詳細に説明したが、
本発明はこのような実施例に限定されるものではない。
例えば、複数のタップ係数は一つのタップ係数に近似さ
せて用いたが、必ずしも近似しなくてもよい。その他、
細部の構成において本発明の要旨を逸脱しない範囲で任
意に変更できる。
本発明はこのような実施例に限定されるものではない。
例えば、複数のタップ係数は一つのタップ係数に近似さ
せて用いたが、必ずしも近似しなくてもよい。その他、
細部の構成において本発明の要旨を逸脱しない範囲で任
意に変更できる。
【００３３】
【発明の効果】このように、本発明に係るＦＩＲディジ
タルフィルタは、入力データを記憶するメモリと、メモ
リから同一値のタップ係数単位で各タップ係数に対応す
る入力データを読み出す読出機能部と、読み出した入力
データを同一値のタップ係数単位で加算して部分和を求
める第一加算機能部と、部分和に対して予め設定した対
応するタップ係数を乗算して部分積を求める乗算機能部
と、得られた各部分積を加算する第二加算機能部を備え
てなるため、乗算処理回数及び加算処理回数を大幅に減
少させることができ、演算処理の高速化を実現できると
ともに、メモリ（ＲＯＭ）の小容量化によるコスト低減
を図れるという顕著な効果を奏する。
タルフィルタは、入力データを記憶するメモリと、メモ
リから同一値のタップ係数単位で各タップ係数に対応す
る入力データを読み出す読出機能部と、読み出した入力
データを同一値のタップ係数単位で加算して部分和を求
める第一加算機能部と、部分和に対して予め設定した対
応するタップ係数を乗算して部分積を求める乗算機能部
と、得られた各部分積を加算する第二加算機能部を備え
てなるため、乗算処理回数及び加算処理回数を大幅に減
少させることができ、演算処理の高速化を実現できると
ともに、メモリ（ＲＯＭ）の小容量化によるコスト低減
を図れるという顕著な効果を奏する。
【図１】本発明に係るＦＩＲディジタルフィルタのブロ
ック回路図、
ック回路図、
【図２】同ＦＩＲディジタルフィルタの周波数対振幅応
答図、
答図、
【図３】従来の技術に係るＦＩＲディジタルフィルタの
ブロック回路図、
ブロック回路図、
１ ＦＩＲディジタルフィルタ ２ メモリ ３ 読出機能部 ４ 第一加算機能部 ５ 乗算機能部 ６ 第二加算機能部
Claims (2)
- 【請求項１】 入力データに対してタップ係数を乗算
し、かつ加算することによりフィルタリングした出力デ
ータを得るＦＩＲディジタルフィルタにおいて、入力デ
ータを記憶するメモリと、メモリから同一値のタップ係
数単位で各タップ係数に対応する入力データを読み出す
読出機能部と、読み出した入力データを同一値のタップ
係数単位で加算して部分和を求める第一加算機能部と、
部分和に対して予め設定した対応するタップ係数を乗算
して部分積を求める乗算機能部と、得られた各部分積を
加算する第二加算機能部を備えてなることを特徴とする
ＦＩＲディジタルフィルタ。 - 【請求項２】 複数のタップ係数を一つのタップ係数に
近似させて用いることを特徴とする請求項１記載のＦＩ
Ｒディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26541892A JPH0690137A (ja) | 1992-09-07 | 1992-09-07 | Ｆｉｒディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26541892A JPH0690137A (ja) | 1992-09-07 | 1992-09-07 | Ｆｉｒディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0690137A true JPH0690137A (ja) | 1994-03-29 |
Family
ID=17416887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26541892A Pending JPH0690137A (ja) | 1992-09-07 | 1992-09-07 | Ｆｉｒディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690137A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657008B1 (ko) * | 2004-12-07 | 2006-12-14 | 한국전자통신연구원 | Ｄｓ-ｃｄｍａ ｕｗｂ 모뎀 송신기에서의 ｆｉｒ 필터장치 및 그 제어 방법 |
| CN100502240C (zh) | 2006-03-20 | 2009-06-17 | 华为技术有限公司 | 一种有限脉冲响应fir滤波器 |
| US8271567B2 (en) | 2007-09-26 | 2012-09-18 | Intersil Americas Inc. | Methods and systems for compression, storage, and generation of digital filter coefficients |
-
1992
- 1992-09-07 JP JP26541892A patent/JPH0690137A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657008B1 (ko) * | 2004-12-07 | 2006-12-14 | 한국전자통신연구원 | Ｄｓ-ｃｄｍａ ｕｗｂ 모뎀 송신기에서의 ｆｉｒ 필터장치 및 그 제어 방법 |
| CN100502240C (zh) | 2006-03-20 | 2009-06-17 | 华为技术有限公司 | 一种有限脉冲响应fir滤波器 |
| US8271567B2 (en) | 2007-09-26 | 2012-09-18 | Intersil Americas Inc. | Methods and systems for compression, storage, and generation of digital filter coefficients |
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