JPH0691278B2

JPH0691278B2 - 半導体位置検出装置

Info

Publication number: JPH0691278B2
Application number: JP4658186A
Authority: JP
Inventors: 正之 ▲榊▼原; 誠二山口
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1986-03-04
Filing date: 1986-03-04
Publication date: 1994-11-14
Anticipated expiration: 2009-11-14
Also published as: JPS62203346A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体位置検出装置に関する。

（従来の技術）位置検出装置の代表的なものとして、たとえばシリコン
などの半導体基体表面に不純物ドープ層からなる抵抗層
を形成し、この抵抗層内に光励起による電荷を生じさ
せ、この電荷を抵抗層両端に形成された電極から取り出
すことにより、光の入射位置を検出する半導体位置検出
装置が知られている。

１次元位置検出装置を例にとって説明する。たとえば、
Ｎ形シリコン基体内にＰ形抵抗層を形成する。このＰ形
抵抗層の両端部に電極形成用のP⁺形低抵抗率領域を設
け、その上に電流取り出し用電極を形成する。

Ｎ形基体の一部には電極形成用のN⁺低抵抗率領域を設
け、バイアス用電極をその上に形成する。この１次元位
置検出装置に信号光を入射する。光励起された電荷は、
空乏層内の電界により正孔はＰ形抵抗層に、電子はＮ形
基体に流れる。

Ｐ形抵抗層はその両端部に電流取り出し電極があるの
で、光入射位置から各電極までの抵抗値に逆比例した正
孔電流が両電極より流れ出る。

抵抗層の抵抗分布が均一であれば、光入射位置から各電
極までの抵抗は、その距離l₁，l₂に比例する。

したがって、各電極から取り出される電流をI₁，I₂とす
ると、 I₁／I₂＝l₂／l₁ となる。

いま、全長l₁＋l₂＝Ｌとし、抵抗層中央から光入射位置
までの距離を符号を含めてｘであらわすと、 l₁＝（L/2）＋ｘ l₂＝（L/2）−ｘと表せる。するとｘ＝（l₁−l₂）/2 となり、（I₁−I₂）／（I₁＋I₂）＝（l₁−l₂）／（l₁＋l₂）の関係を用いると、光の入射位置ｘ＝［（l₁＋l₂）/2］・［（I₁−I₂）／（I₁＋I₂）］＝L/2・［（I₁−I₂）／（I₁＋I₂）］となり、電流I₁，I₂を測定することにより求められる。

このような位置検出装置の位置検出精度は、Ｐ形抵抗層
の抵抗が位置検出方向に沿って一様に分布すること、電
流が抵抗に逆比例して流れることに依存する。

このような抵抗層形成には高精度の不純物ドーピングが
必要である。イオン打ち込み技術は単位面積当りの不純
物ドープ量を正確に制御できる点でこの目的に適してい
る。

（発明が解決しようとする問題点）前述したような半導体位置検出装置においては、抵抗内
層の抵抗率分布が位置検出精度に直接影響する。通常、
半導体領域の抵抗率はその領域内の不純物濃度によって
決まると考えられる。

しかし、不純物濃度が一定に保たれていても、半導体領
域の抵抗率は変化してしまうことがある。

半導体基体を支持基板上に取付けてパッケージングする
場合、熱工程を経験する。たとえば、半導体基体を熱硬
化型接着剤で金属支持基板に接着する場合、硬化のため
に一定時間加熱された後常温まで冷却される。この冷却
過程において、熱膨張係数の差により、金属支持基板と
半導体基体とは異なる程度の収縮を示す。このため半導
体基体内には応力が生じる。

さらに、冷却過程が一様に進行しないと、生じる応力は
局所的に変化する。

絶縁性支持基板等の場合も同様である。

また、半導体基体を支持基板に接着した後全体をエポキ
シ樹脂等で封止する場合は、封止樹脂が熱硬化するた
め、常温まで冷熱した段階で半導体基体は熱応力を受け
ることになる。

ところで、応力はピエゾ抵抗効果により、抵抗率を変化
させる。したがって、応力が働くと抵抗率が変化し、応
力の局所的変化があると抵抗率の局所的変化が生じるこ
とになる。また、応力は半導体基体と封止樹脂の熱膨張
率の差により変化する。従って、温度が変化すると応力
が変化し、結果として抵抗率の局所的変化を生じる。

本発明は、この応力による抵抗率変化に着目し、半導体
位置検出装置の位置検出精度および温度特性を向上させ
ようとするものである。

本発明は、半導体基体内に応力が発生しても、それによ
る半導体領域の抵抗が少なくかつ経時的な変化が少ない
半導体位置検出装置を提供することを目的とする。

（問題点を解決するための手段）半導体のピエゾ抵抗効果は等方的ではない。

同一材料の半導体でも、ピエゾ抵抗効果はその方位によ
って異なる。

本発明は、半導体領域で形成された抵抗層のピエゾ抵抗
効果が最小になる方向に半導体基体の結晶方位を選択す
ることにより、位置検出精度を高くした半導体位置検出
装置を提供する。

ピエゾ抵抗効果は、通常、 ΔR/R＝ＧΔl/l（Ｒは抵抗，ΔＲは抵抗の変化量,lは半
導体抵抗層の長さ，Δｌは抵抗層の長さの変化量）で表
され、係数Ｇはゲージ率と呼ばれる。

従来は、（111）表面をもつSi単結晶表面の〈110〉方向
に平行に、半導体位置検出装置の抵抗層を形成するのが
普通であった。

本発明者は、この方位はピエゾ抵抗効果の観点から、半
導体位置検出装置にとって好ましくないことを見いだし
た。

すなわち、半導体位置検出装置においてはピエゾ抵抗効
果のゲージ率Ｇの小さい方向と平行に抵抗層を形成する
ことが好ましい。

そのような方向は、Siにおいては、例えば（100）方位
のSiウェーハを用い、その表面上〈100〉方向に沿って
抵抗層を形成することにってピエゾ抵抗効果の小さな半
導体位置検出装置を実現することができる。

さらに抵抗層の方向をピエゾ抵抗効果の最小である方向
に選んでも、パッケージング後、経時的に特性が変化す
ることを防止するために半導体基体の前記抵抗層のPN接
合の基板表面側の露出部の上に絶縁層を介し抵抗層方向
の電界の発生を抑止するための導電層を設ける。

すなわち、本発明による半導体位置検出装置は、支持基板，前記支持基板上に接着した第１導電形の半導
体基体，前記半導体基体表面に形成した第２導電形の抵
抗層とを有し、前記半導体基体と前記抵抗層との間のPN
接合を逆バイアスして用いる半導体位置検出装置におい
て、前記半導体基体の前記抵抗層のPN接合の基板表面側の露
出部の上に絶縁層を介し抵抗層方向の電界の発生を抑止
するための導電層を設け、前記半導体基体を前記半導体基体に加わる応力によって
生じるピエゾ抵抗効果による前記抵抗層の抵抗変化がほ
ぼ最小になるように前記抵抗層の方向を選んで前記支持
基板に配置して構成されている。

前記抵抗層方向の電界の発生を抑止するための導電層は
接地されているか、前記抵抗のいずれかの電極に接続す
ることができる。

前記半導体基体がシリコンであり、前記抵抗層が〈10
0〉方向に延在するように構成することができる。

前記半導体基体が（100）表面を有するものとすること
ができる。

（実施例）本発明を図面等を参照して、さらに詳しく説明する。

第１図（ａ）および（ｂ）は、本発明による半導体位置
検出装置の実施例を示す構造図であるが、各図において
半導体基体１の抵抗層のPN接合の側面側の露出部の上に
絶縁層を介し抵抗層方向の電界の発生を抑止するための
導電層を省略して示してある。

第１図（ａ）は半導体基体表面を示す平面図である。面
方位（100）のＮ形高抵抗率シリコン基体１の（100）面
内で〈100〉方向に沿ってＰ形高抵抗率の抵抗層２が形
成されている。たとえば、基体の不純物濃度はＮ＝５×10¹³〜１×10¹⁴cm^-3 抵抗層の不純物濃度はＰ＝５×10¹⁵〜１×10¹⁶cm^-3とする。抵抗層２はたとえ
ば1mm×3mmの寸法とし、抵抗値をたとえば300kΩにす
る。

抵抗層２の両端にはP⁺形領域4,5を設け、電極取り出し
用領域とする。

第１図（ｂ）は第１図（ａ）の構造を用いた半導体位置
検出装置の断面図を示す。シリコン基体１の裏面には電
極取り出し用のN⁺形領域３、電極13が形成され、支持基
板（セラミック等の絶縁基板の場合は絶縁基板上のメタ
ライゼーション層）11の上に接着層19を介して接着され
る。

シリコン基体１の表面は電極用窓を有する絶縁層７で覆
われ、P⁺形領域4,5には電流取り出し電極14,15が形成さ
れている。17は封止用のエポキシ樹脂である。

第２図（ａ）は第１図（ａ），第１図（ｂ）に示す構造
による半導体位置検出装置の検出特性を示す。

抵抗層の寸法は1mm×3mm、抵抗は300kΩとした場合であ
る。横軸は光の入射位置、縦軸は出力から算出される検
出位置である。検出精度が完全な場合の理想的検出特性
を第２図（ａ）に破線で示してある。実際の検出特性と
理想的検出特性との差（誤差）を第２図（ｂ）に示す。

中央より右の位置を正、左の位置を負とし、理想的特性
からのずれを位置検出誤差として示すものである。

比較のため、従来例による同様の誤差特性を第２図
（ｂ）に点線で示してある。（111）シリコン基体を用
い、〈110〉方向に抵抗層を設けた点以外は、本発明の
テスト例と同様の構成である。

最大誤差は従来例では＋側で27.15μｍ、−側で53.49μ
ｍであったが、本発明によるテスト例では＋側で18.28
μｍ、−側で4.24μｍであった。本発明により検出誤差
が大きく減少したことが明らかである。

つぎに、本発明による半導体位置検出装置の製造方法の
例を第３図（ａ）ないし第３図（ｅ）を参照して説明す
る。

まず、（100）面のＮ形高抵抗率シリコン基体１を用意
し、酸化して両主表面上に酸化膜７を設ける（第３図
（ａ））。

上部主表面上の酸化膜７をホトエッチしてP⁺領域4,5を
形成するための窓をあける（第３図（ｂ））。

残った酸化膜７をマスクとして基体１の上部主表面にボ
ロンのようなＰ形不純物をドープしてP⁺領域4,5を形成
する。ドーピングはたとえば拡散で行う。

つぎに、抵抗層２を形成すべき部分の酸化膜をホトエッ
チングで除去し、残った酸化膜７をマスクとしてボロン
のようなＰ形不純物をドープしてＰ形抵抗層２を形成す
る（第３図（ｄ））。

ここで、抵抗層２は、〈100〉方向に向くように領域2,
4,5を配置する。ドーピングはたとえば拡散またはイオ
ン打ち込みで行う。ドーピング量を正確に制御するため
にはイオン打ち込みを利用するのが好ましい。その後、
Ｐ形抵抗層２上に再度酸化膜を成長させるため酸化を行
い、電極14,15用のコンタクト窓をホトエッチングであ
け、アルミニウム膜の蒸着とホトエッチングを行い、電
極14,15を形成する。つぎに、裏面上の酸化膜を除去
し、金などの電極13を蒸着し（第３図（ｅ））、支持基
板11上に接着し、エポキシ樹脂に封止して第１図
（ａ），第１図（ｂ）の半導体位置検出装置が完成す
る。

なお、抵抗層の方向をピエゾ抵抗効果の最小である方位
に選んでも、パッケージング後、経時的に特性が変化し
てしまうものがある。その原因の１つは、絶縁層中の不
純物に起因するイオンの移動である。逆バイアスによっ
て絶縁層またはその上の封止樹脂中にも電界が発生し、
電気力線の方向に沿ってイオンが移動、帯電し、半導体
表面下にフリーキャリヤを誘起する。

これを防止するには、本発明による半導体位置検出装置
では、第４図に示すように、半導体表面上の絶縁膜上に
導電層９を設ける。第４図は本発明による半導体位置検
出装置の抵抗の長さ方向に直交する断面図で、抵抗層部
断面が示されている。

導電層９は少なくとも抵抗層２のPN接合露出端部を覆う
ようにするのが好ましく、透明材料であれば抵抗層２全
面を覆ってもよい。この導電層９を接地するか、電極1
4,15の少なくとも一方と電気的に接続すれば効果はより
大きくなる。

電気力線は導電層９を通過できず、導電層近傍ではその
表面に垂直にしか存在し得ないので、イオンの移動が防
止される。

このようにすることにより、パッケージングによる悪影
響をより完全に防止できる。

（発明の効果）以上詳しく説明したように、本発明による半導体位置検
出装置は、抵抗層をピエゾ抵抗効果のゲージ率が小さい
方向と平行に配置することにより、応力によって抵抗層
の長さｌがΔｌ変化しても、抵抗の変化ΔＲ＝Ｒ×Ｇ×
（Δl/l）は小さいものとなる。

したがって、パーケージングの際、応力が発生しても、
半導体位置検出装置の検出精度の低下は小さいものとな
り、経時的な特性の変化も抑止できる。

【図面の簡単な説明】

第１図（ａ），第１図（ｂ）は本発明による半導体位置
検出装置の実施例の基本的な構成を示す上面図および断
面図である。第２図（ａ），第２図（ｂ）は第１図（ａ），第１図
（ｂ）の半導体位置検出装置の特性を示すグラフであっ
て、第２図（ｂ）に従来例を破線で示して比較してあ
る。第３図（ａ）ないし第３図（ｅ）は第１図（ａ），第１
図（ｂ）の半導体位置検出装置の製造方法の例を示す断
面図である。第４図は本発明による半導体位置検出装置の実施例の抵
抗層のPN接合の表面側の露出部の上に絶縁層を介し抵抗
層方向の電界の発生を抑止するための導電層の基本的な
構成を説明するための断面図である。１……Ｎ形半導体基体２……Ｐ形抵抗層３……N⁺形領域 4,5……P⁺形領域 11……支持基板 13,14,15……電極 17……封止樹脂

Claims

【特許請求の範囲】

【請求項１】支持基板，前記支持基板上に接着した第１
導電形の半導体基体，前記半導体基体表面に形成した第
２導電形の抵抗層とを有し、前記半導体基体と前記抵抗
層との間のPN接合を逆バイアスして用いる半導体位置検
出装置において、前記半導体基体の前記抵抗層のPN接合の基板表面側の露
出部の上に絶縁層を介し抵抗層方向の電界の発生を抑止
するための導電層を設け、前記半導体基体を前記半導体基体に加わる応力によって
生じるピエゾ抵抗効果による前記抵抗層の抵抗変化がほ
ぼ最小になるように前記抵抗層の方向を選んで前記支持
基板に配置して構成したことを特徴とする半導体位置検
出装置。
【請求項２】前記抵抗層方向の電界の発生を抑止するた
めの導電層は接地されているか、前記抵抗層端のいずれ
かの電極に接続されている特許請求の範囲第１項記載の
半導体位置検出装置。
【請求項３】前記半導体基体がシリコンであり、前記抵
抗層が〈100〉方向に延在する特許請求の範囲第１項記
載の半導体位置検出装置。
【請求項４】前記半導体基体が（100）表面を有する特
許請求の範囲第２項記載の半導体位置検出装置。