JPH0691324B2 - 配線基板 - Google Patents
配線基板Info
- Publication number
- JPH0691324B2 JPH0691324B2 JP22973386A JP22973386A JPH0691324B2 JP H0691324 B2 JPH0691324 B2 JP H0691324B2 JP 22973386 A JP22973386 A JP 22973386A JP 22973386 A JP22973386 A JP 22973386A JP H0691324 B2 JPH0691324 B2 JP H0691324B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring board
- characteristic impedance
- signal
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、半導体集積回路素子特に高速の論理素子を実
装する配線基板に関する。
装する配線基板に関する。
(従来の技術) 近年、半導体集積回路素子の分野では、GaAs(カリウム
砒素)ICのような高速領域まで論理動作を行う高速論理
素子の開発が盛んである。このような高速論理素子を実
装基板上に複数個搭載し動作させると、素子間の配線の
伝搬遅延や配線容量が、全体の論理動作スピードに大き
な影響を与える。
砒素)ICのような高速領域まで論理動作を行う高速論理
素子の開発が盛んである。このような高速論理素子を実
装基板上に複数個搭載し動作させると、素子間の配線の
伝搬遅延や配線容量が、全体の論理動作スピードに大き
な影響を与える。
通常の多層基板の配線構造としては、信号配線の特性イ
ンピーダンスを一定に保つために、信号配線の上、下面
を絶縁層を介して接地面あるいは、電源面等の導体面で
はさんだ第3図に示すようなストリップ線路といわれる
配線構造をとることが多い。
ンピーダンスを一定に保つために、信号配線の上、下面
を絶縁層を介して接地面あるいは、電源面等の導体面で
はさんだ第3図に示すようなストリップ線路といわれる
配線構造をとることが多い。
このような配線構造を有する配線基板において、配線容
量を低減するための方法としては、1つの手法は、信号
配線41をとりかこむ絶縁層42に、低誘電率材料を用いる
ことである。例えば、アルミナセラミック材(比誘電率
εr=9.5)やガラス・エポキシ材(εr=4.5)に対し
て、ポリイミド材(εr=3.8)やテフロン材(εr=2.
5)等を用いることである。
量を低減するための方法としては、1つの手法は、信号
配線41をとりかこむ絶縁層42に、低誘電率材料を用いる
ことである。例えば、アルミナセラミック材(比誘電率
εr=9.5)やガラス・エポキシ材(εr=4.5)に対し
て、ポリイミド材(εr=3.8)やテフロン材(εr=2.
5)等を用いることである。
もう1つの手法は、配線構造上の工夫で、信号配線を
上、下にはさむ接地面あるいは電源面の導体面を格子状
のようにパターン化して形成し、信号の配線容量を低く
することである。第5図(a)は、このような配線基板
を上から見た透視図で、信号配線51に対し一定の空間的
周期を有する導体面53,54により絶縁層52を介してはさ
んだ構造で、上、下の導体面53,54は同一のパターンで
互いに重なっている。
上、下にはさむ接地面あるいは電源面の導体面を格子状
のようにパターン化して形成し、信号の配線容量を低く
することである。第5図(a)は、このような配線基板
を上から見た透視図で、信号配線51に対し一定の空間的
周期を有する導体面53,54により絶縁層52を介してはさ
んだ構造で、上、下の導体面53,54は同一のパターンで
互いに重なっている。
しかしながら、接地面や電源面を格子状にパターン化し
た場合、信号配線が、格子状導体面を通過するときに、
その特性インピーダンスが格子のピッチに対応して周期
的に変動し格子のピッチが粗いほど、変動値が大きくな
るという問題が生じていた。即ち、第5図(a)中、信
号配線方向に対して断面A−A′とB−B′のように異
なる位置関係の断面を第5図(b)(c)に示す。断面
A−A′での信号配線51と最近接導体面との配線容量は
図中C1A+C2Aである。これに対して断面B−B′では信
号配線51と最近接導体面との配線容量は2(C1B+C2B)とな
る。一般に、断面A−A′と断面B−B′での配線容量
は異なり、特性インピーダンスは格子パターンのピッチ
に対応して同期的に変動する。
た場合、信号配線が、格子状導体面を通過するときに、
その特性インピーダンスが格子のピッチに対応して周期
的に変動し格子のピッチが粗いほど、変動値が大きくな
るという問題が生じていた。即ち、第5図(a)中、信
号配線方向に対して断面A−A′とB−B′のように異
なる位置関係の断面を第5図(b)(c)に示す。断面
A−A′での信号配線51と最近接導体面との配線容量は
図中C1A+C2Aである。これに対して断面B−B′では信
号配線51と最近接導体面との配線容量は2(C1B+C2B)とな
る。一般に、断面A−A′と断面B−B′での配線容量
は異なり、特性インピーダンスは格子パターンのピッチ
に対応して同期的に変動する。
GaAsICのような高速論理素子は他の論理素子、例えばTT
LやECLに比べて、ノイズマージンが少ないため、特性イ
ンピーダンスの変動による信号反射は、全体の動作マー
ジンの減少や論理誤動作を起こしたり、波形歪みによる
時間変動を生じるという問題があった。
LやECLに比べて、ノイズマージンが少ないため、特性イ
ンピーダンスの変動による信号反射は、全体の動作マー
ジンの減少や論理誤動作を起こしたり、波形歪みによる
時間変動を生じるという問題があった。
(発明が解決しようとする問題点) このように以配線容量を低減するためのパターン化され
た導体面を有する配線構造は、信号配線の特性インピー
ダンスの変動を起こすという問題があった。本発明の目
的は、パターン化された導体面を用いながら、信号の特
性インピーダンスの変動をおさえた配線構造を有する配
線基板を提供することを目的とする。
た導体面を有する配線構造は、信号配線の特性インピー
ダンスの変動を起こすという問題があった。本発明の目
的は、パターン化された導体面を用いながら、信号の特
性インピーダンスの変動をおさえた配線構造を有する配
線基板を提供することを目的とする。
(問題点を解決するための手段) 上記、目的を達成するために、本発明は信号配線を絶縁
層を介して、上下にはさむ導体面をパターン周期の半分
だけ、互いにずらして形成したことを特徴とするもので
ある。
層を介して、上下にはさむ導体面をパターン周期の半分
だけ、互いにずらして形成したことを特徴とするもので
ある。
(作用) 本発明のように上、下導体面のパターンを互いにパター
ン周期の半分だけずらすと信号の配線方向に対し、変動
のピッチが1/2になり、配線容量の分布が均一化するた
めに、特性インピーダンスの変動量も減少する。
ン周期の半分だけずらすと信号の配線方向に対し、変動
のピッチが1/2になり、配線容量の分布が均一化するた
めに、特性インピーダンスの変動量も減少する。
(実施例) 本発明を以下図を参照して詳細に述べる。第1図は、本
発明の一実施例を示した透視図である。信号配線11は、
格子状にパターン化された上面の導体面13と下面の導体
面14で、絶縁層12を介してはさまれている。絶縁層12は
ポリイミド材等の有機樹脂材料よりなる。信号配線11
や、導体面13,14は銅等の電気伝導性の良い金属により
形成される。上下の導体面13,14は、同一の空間的くり
かえし周期を有するパターン、この例では格子状のパタ
ーンで形成される。この時、下部導体面14の格子点Q1〜
Q4は、上武導体面の格子点P1〜P4の頂度中間点になるよ
うに、くりかえし周期(図中Pで示す)の1/2だけずら
して形成する。本発明について信号配線方向に断面A−
A′とB−B′を比較すると第1図(b)(c)のよう
になり、上部と下部の導体の位置関係が逆転するだけ
で、配線容量C1A+2C2AとC2B+2C2Bは同一となる。従っ
て、断面A−A′での特性インピーダンスと断面B−
B′での特性インピーダンスでは同一となり、特性イン
ピーダンスの変動周期は1/2となる。第2図は、第1図
の断面位置に対して、特性インピーダンスの変動を示し
たものである。
発明の一実施例を示した透視図である。信号配線11は、
格子状にパターン化された上面の導体面13と下面の導体
面14で、絶縁層12を介してはさまれている。絶縁層12は
ポリイミド材等の有機樹脂材料よりなる。信号配線11
や、導体面13,14は銅等の電気伝導性の良い金属により
形成される。上下の導体面13,14は、同一の空間的くり
かえし周期を有するパターン、この例では格子状のパタ
ーンで形成される。この時、下部導体面14の格子点Q1〜
Q4は、上武導体面の格子点P1〜P4の頂度中間点になるよ
うに、くりかえし周期(図中Pで示す)の1/2だけずら
して形成する。本発明について信号配線方向に断面A−
A′とB−B′を比較すると第1図(b)(c)のよう
になり、上部と下部の導体の位置関係が逆転するだけ
で、配線容量C1A+2C2AとC2B+2C2Bは同一となる。従っ
て、断面A−A′での特性インピーダンスと断面B−
B′での特性インピーダンスでは同一となり、特性イン
ピーダンスの変動周期は1/2となる。第2図は、第1図
の断面位置に対して、特性インピーダンスの変動を示し
たものである。
本発明の場合(図中:L1で示す)、従来の場合(図中:L2
で示す)と比較すると断面位置A−A′とB−B′での
特性インピーダンスが等しくなり、また、その中間点C
−C′では同一断面構造となるためL1とL2はC−C′で
交わる。従って、変動の周期は実質的に1/4となり変動
分は大幅に改善される。
で示す)と比較すると断面位置A−A′とB−B′での
特性インピーダンスが等しくなり、また、その中間点C
−C′では同一断面構造となるためL1とL2はC−C′で
交わる。従って、変動の周期は実質的に1/4となり変動
分は大幅に改善される。
第3図は本発明を多層基板に適用した実施例を示したも
ので、信号配線31,31′は絶縁層32を介して接地面ある
いは電源面の導体面33,34,35で多層にはさまれた構造を
有している。この時、導体面33,34,35は互いにパターン
周期を1/2だけずらして形成したものである。36はICで
ある。
ので、信号配線31,31′は絶縁層32を介して接地面ある
いは電源面の導体面33,34,35で多層にはさまれた構造を
有している。この時、導体面33,34,35は互いにパターン
周期を1/2だけずらして形成したものである。36はICで
ある。
本発明によれば、配線容量を低減させる接地面や電源面
等の導体面をくりかえし周期を有するパターンを互いに
くりかえし周期の半分だけずらして形成するCCにより特
性インピーダンスの変動は小さくなる。
等の導体面をくりかえし周期を有するパターンを互いに
くりかえし周期の半分だけずらして形成するCCにより特
性インピーダンスの変動は小さくなる。
第1図は本発明に係わる配線基板の透視図、断面図、第
2図は本発明と従来例の特性インピーダンス2の変動を
比較した図、第3図は多層基板の実施例を示す図、第4
図はストリップ線路の断面構造を示す図、第5図は従来
の配線基板の透視図及び断面図である。 11,31,41,51……信号配線、 12,32,42,52……絶縁層、 13,14,33,34,53,54……接地面あるいは電源面。
2図は本発明と従来例の特性インピーダンス2の変動を
比較した図、第3図は多層基板の実施例を示す図、第4
図はストリップ線路の断面構造を示す図、第5図は従来
の配線基板の透視図及び断面図である。 11,31,41,51……信号配線、 12,32,42,52……絶縁層、 13,14,33,34,53,54……接地面あるいは電源面。
Claims (1)
- 【請求項1】信号配線を絶縁層を介して、上面及び下面
を導体面ではさむ構造を有する配線基板において、上面
及び下面はほぼ同一の一定周期を有するパターン化され
た導体により形成され、互いに周期の半分ずらして形成
していることを特徴とする配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22973386A JPH0691324B2 (ja) | 1986-09-30 | 1986-09-30 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22973386A JPH0691324B2 (ja) | 1986-09-30 | 1986-09-30 | 配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386495A JPS6386495A (ja) | 1988-04-16 |
| JPH0691324B2 true JPH0691324B2 (ja) | 1994-11-14 |
Family
ID=16896835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22973386A Expired - Lifetime JPH0691324B2 (ja) | 1986-09-30 | 1986-09-30 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691324B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2579046B2 (ja) * | 1990-09-19 | 1997-02-05 | 日本電気株式会社 | 多層配線基板 |
| JPH04132295A (ja) * | 1990-09-21 | 1992-05-06 | Nec Corp | 多層配線基板 |
| JP2015231105A (ja) * | 2014-06-04 | 2015-12-21 | 三菱電機株式会社 | ストリップ線路 |
| JP2024038529A (ja) * | 2021-01-21 | 2024-03-21 | 株式会社フジクラ | 配線板 |
-
1986
- 1986-09-30 JP JP22973386A patent/JPH0691324B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386495A (ja) | 1988-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6184478B1 (en) | Printed wiring device with base layer having a grid pattern | |
| KR100283508B1 (ko) | 양방향 임피던스가 제어된 비고형 기준면 | |
| US5786630A (en) | Multi-layer C4 flip-chip substrate | |
| US7109569B2 (en) | Dual referenced microstrip | |
| JP4373531B2 (ja) | 差動平衡信号伝送基板 | |
| JPH08506696A (ja) | 遮蔽グリッドを含む回路基板配列およびその構成 | |
| JP2005183949A (ja) | 低クロストークノイズのプリント回路ボード、及びその製造方法 | |
| JP2513443B2 (ja) | 多層回路基板組立体 | |
| JPH05343820A (ja) | マルチチップモジュール用回路基板 | |
| JP4659087B2 (ja) | 差動平衡信号伝送基板 | |
| US11764151B2 (en) | Connection of several circuits of an electronic chip | |
| KR20010049422A (ko) | 고주파 모듈 | |
| JP5051836B2 (ja) | 半導体装置およびその設計方法 | |
| JPS6386495A (ja) | 配線基板 | |
| US5808521A (en) | Printed wiring board with the characteristic impedance of wiring pattern changed on the way thereof | |
| EP0436848B1 (en) | Matched impedance vertical conductors in multilevel metal dielectric laminated wiring | |
| JP4660738B2 (ja) | プリント配線板及び電子機器 | |
| JPH03158002A (ja) | 半導体装置 | |
| US20090206946A1 (en) | Apparatus and method for reducing propagation delay in a conductor | |
| US6566975B2 (en) | Wiring board having parallel transmission lines to transmit equivalent signals in parallel | |
| JPH1154943A (ja) | プリント基板 | |
| JP2005012559A (ja) | カプラ及びカプラアレー | |
| JPS62229958A (ja) | 半導体装置 | |
| JP2001060827A (ja) | マイクロストリップライン型電圧制御発振器 | |
| JP2005018627A (ja) | データ転送回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |