JPH0691424B2 - 同期式順序回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、同期式順序回路に関し、特に耐ハザード性に
優れ出力の安定度が高い同期式順次回路に関するもので
ある。

〔従来技術〕

従来の同期式順序回路としては、例えば「論理設計とス
イッチング理論」（S.MUROGA著，室賀三郎、笹尾 勤
共訳、共立出版発行）の第244〜245頁に記載されている
セット・リセット順序回路が基本的な回路として知られ
ている。

第20図は、上記の順序回路の回路図であり、第21図は、
第20図の回路の動作タイミング波形図である。

以下、第21図に基づいて第20図に示す従来回路の動作及
びその問題点について説明する。

〔発明が解決しようとする問題点〕

第20図の回路においては、クロック同期信号CLKの立上
りエッジでセット信号Ｓ及びリセット信号Ｒを取込むた
め、CLKが立上る以前にＳ及びＲは安定した値を保持し
ている必要がある。

しかし、実際の設計においては、クロック信号と同期的
セット信号及びリセット信号が決まるような場合があ
る。

例えば、第21図（Ａ）に示すように、最終的な確定入力
状態がセット状態（Ｓ＝1,R＝０）、あるいはリセット
状態（Ｓ＝0,R＝１）の場合には、セット、リセット入
力信号の確定が時間211だけクロック信号CLKより遅れて
も、出力信号Ｑ又はも212に示すように上記の遅れに
応じて確定が遅れるだけであり、問題は生じない。

しかし、第21図（Ｂ）に示すように、最終的な確定入力
状態が前回の出力状態保持（Ｓ＝0,R＝０）の場合に
は、213に示すように、前回の出力状態がセツト状態で
あった時にリセット信号の確定が遅れり、あるいは前回
の出力状態がリセット状態であった時にセット信号の確
定が遅れたりすると、本来215に示すようになるべき出
力信号が214のように誤った出力値となる場合がある。

上記のように、従来の順序回路において、正しい動作を
させるためには、クロック信号がイネーブル状態になる
前にセット信号及びリセット信号を安定した値にしてお
かなければならず、上記のようなクロック同期時の入力
信号ハザードやノイズに弱いという問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、簡単な回路構成でハザードに強
い同期式順次回路を提供することを目的とする。

〔問題を解決するための手段〕

本発明は、出力信号からの帰還信号に遅延を掛けること
によって、セット信号及びリセット信号の取込み時期
と、出力信号を確定させる時期とをずらすことにより、
誤った値がホールドされるのを避けるように構成してい
る。

なお、出力信号を確定させる時期は遅らせるが、入力信
号を取込んだ時期から出力信号を確定させるまでの期間
は、セット信号及びリセット信号に対応した出力信号を
出すように構成しているので、見掛け上従来の回路と入
出力信号のタイミングを変わらないようにすることが可
能である。

以下、詳細に説明する。

第１図は、本発明の第１の構成図であり、第２図は、第
１図の回路の動作タイミング波形図である。

第１図において、入力回路101は、ｍ個のセット信号Ｓ
と、ｎ個のリセット信号Ｒとをクロック信号CLK1に同期
化して入力する回路である。

この入力回路101から出力する信号106（セット信号Ｓ又
はリセット信号Ｒ）及び信号107（リセット信号Ｒ又は
セット信号Ｓ）は、共にトライステート信号（１、０及
び高インピーダンスの３種類の出力状態を示す信号）で
ある。

論理回路102は入力回路101から出力される信号106及び
後述する論理回路104から出力される信号108を入力し、
両者の論理演算結果の信号を出力する回路である。

この論理回路102の出力信号が順序回路全体の出力信号Q
n（又はｎ）となる。

遅延回路103は、論理回路102から与えられる信号109を
所定期間遅延させ、クロック信号CLK2に同期して出力す
る回路である。

なお、クロック信号CLK2は、前記のクロック信号CLK1よ
りも遅れてイネーブル状態となり、次周期の始めにCLK1
がイネーブル状態に遷移する時点と同時か或はそれ以前
にディスイネーブル状態となるクロック信号である。

又、遅延回路103の出力信号は、入力信号109に対して正
論理（Qn_-1）の場合と、負論理（n_-1）の場合とがあ
る。

論理回路104は、入力回路101の出力信号107と遅延回路1
03の出力信号とを入力し、両者の論理演算を行なつた結
果の信号108を出力する。

この信号108が前記の論理回路102に与えられる。

第１図の回路においては、論理回路102と104とがホール
ド回路を構成し、遅延回路103が上記のホールド回路の
ホールド時期を入力信号の取込み時期とずらせるための
遅延回路として動作する。

そして、CLK1が入力信号の取込み時期を定める同期クロ
ックとなり、CLK2が出力信号を確定化し、ホールド回路
を動作させる同期クロックとなる。

以下、第２図に基づいて第１図の動作を説明する。

第２図において、時点201で入力信号Ｓ及びＲがクロッ
ク信号CLK1によって同期化されて入力されると同時に、
出力信号Qn又はｎが出力される。

しかし、Qn又はｎの確定化は、時点202においてクロ
ック信号CLK2に同期して行なう。

このため、期間204の間は、出力信号は確定化されてお
らず、入力信号Ｓ、Ｒに対応した出力が送出される。

なお、第２図のクロック信号CLK2は、比較のために１周
期目と２周期目とのパターンを変えて表示しているが、
２周期目のように期間204が205より大きい場合は、時点
207以降は入力信号106、107の出力が高インピーダンス
状態となって変化しない期間であるため、期間205が入
力信号Ｓ、Ｒに対応した出力の出る期間となる。

上記のように動作する結果、クロック信号CLK1がイネー
ブル状態となる時点201より以前に入力信号Ｓ、Ｒが定
まっておらず、同期時期の時点201と同時に遷移が始ま
るような場合でも、期間204の間に遷移が終了して安定
すれば、出力信号Qnは正しい値で確定化される。

従って、同期直後に206に示すような不安定状態が存在
しても、出力信号Qn（又はｎ）は正しい値で確定化さ
れ、従来回路のような誤動作を生ずるおそれはなくな
る。

次に、第３図は、本発明の第２の構成図である。

第３図において、入力回路301は、セット信号Ｓまたは
リセット信号Ｒの何れか一方をクロック信号CLK1に同期
して取込み、トライステートの信号306として出力す
る。

又、論理回路302は、入力信号306と後述する論理入力回
路304の出力信号308とを入力し、両者の論理演算を行な
い、その結果の信号を出力する。

遅延回路303は、論理回路302の出力信号309を所定期間
遅延させ、クロック信号CLK2に同期して出力する。

論理入力回路304は、リセット信号Ｒとセット信号Ｓと
のうちの前記入力回路301に取り込まれなかった方の信
号と遅延回路303の出力信号Qn_-1（又はn_-1）とを入力
し、それらの論理演算を行なった結果をクロック信号CL
K1に同期してトライステートの信号308として出力する
回路である。

上記のように第３図の回路においては、入力回路301
は、セット信号Ｓとリセット信号Ｒとの何れか一方のみ
を同期化して取込み、他方の信号は、論理入力回路304
の出力時に同期化して取込むように構成している。

それ以外の構成及び動作については、前記第１図と同様
である。

第３図の回路においても、入力信号の取込み時期はCLK1
に同期化して行ない、出力信号の確定化はクロック信号
CLK2に同期化して行なうように構成しているので、入力
信号の取込み直後に不安定状態が存在しても出力信号は
正しい値で確定化され、従来の回路のような誤動作を生
ずるおそれは無くなる。

以下、第１図の回路構成及び第３図の回路構成のそれぞ
れについて、実施例に基づいて詳細に説明する。

〔発明の実施例〕

第４図は、前記第１図の回路をセット信号Ｓ優先のダイ
ナミック回路で構成した場合の一実施例図であり、
（Ａ）は回路図、（Ｂ）は真理値表を示す。

第４図において、ＮチャンネルMOSトランジスタTR1N及
びTR2Nが前記第１図の入力回路101に相当し、又、ノア
回路NR2が論理回路102に、ＮチャンネルMOSトランジス
タTR3Nが遅延回路103に、ノア回路NR1が論理回路104に
それぞれ相当している。

又、第２のクロックパルスCLK2は、CLK1を否定回路N2で
反転させた信号を用いている。

第４図の回路は、セット信号Ｓが優先となっており、第
４図の（Ｂ）に示すようにセット信号Ｓ及びリセット信
号Ｒが共に１の時には、出力信号Qnはセット時出力とな
る機能を有している。

次に、第５図に示す動作タイミング波形図に基づいて第
４図の回路の動作を説明する。

第５図の時点502において、クロック信号CLK1がイネー
ブル状態になると、２つのトランジスTR1N及びTR2Nが共
にオン状態となり、同時にトランジスタTR3Nはオフ状態
となる。

この時、入力されたセット信号Ｓ、リセット信号Ｒのパ
ターンに従って出力信号Qn（又はｎ）が直ちに出力さ
れる。

もし、この時点において入力信号が503に示すように不
安定状態を伴っている場合には、504に示すように出力
信号Qn（又はｎ）にも不安定状態が反映されるが、遅
延回路のトランジスタTR3Nがオフ状態で出力がホールド
されていないので、入力信号が正しい値に定まれば出力
も正しい値を出力する。

次に、時点501でクロック信号CLK1がディスイネーブル
状態になると、トランジスタTR1N、TR2Nは共にオフ状態
に遷移し、それ以後の入力信号の変化を受けつけなくな
ると同時にトランジスタTR3Nがオン状態となり、ノア回
路NR1及びNR2によってその時の出力値がホールドされ、
出力信号が確定化される。

次に、第６図は、前記第１図の回路をリセット信号Ｒ優
先のダイナミック回路で構成した一実施例図であり、
（Ａ）は回路図、（Ｂ）は真理値表を示す。

この回路においては、セット信号Ｓとリセット信号Ｒと
が共に１の場合には、出力信号Qn（又はｎ）はリセッ
ト時出力となる機能を持っている。その他の動作につい
ては、前記第４図と同様である。

次に、第７図は前記第１図の回路をセット信号Ｓ優先の
ダイナミック回路で構成した実施例図である。

第７図の回路は、基本的には前記第４図の回路と同様の
構成を有しているが、入力回路をCG1及びCG2で構成した
点が異なっている。

この回路CG1及びCG2は、第18図（Ａ）に示すごとき構成
を有する論理回路であり、その真理値表は第19図（Ａ）
に示すごとき値を有している。

なお、第18図において、TR1P〜TR4Pはそれぞれｐチャネ
ルMOSトランジスタ、TR18N〜TR21Nはそれぞれｎチャネ
ルMOSトランジスタを示す。また、第19図（Ａ）におい
て、Ｚは出力が高インピーダンス状態であることを示し
ている。

次に、第８図も前記第１図の回路をセット信号Ｓ優先の
ダイナミック回路で構成した場合の一実施例図である。

第８図の回路も前記第４図と基本的には同じ構成を有し
ているが、遅延回路をCG3で構成した点が異なってい
る。

この回路CG3は、第18図（Ｂ）に示すごとき構成を有す
る論理回路であり、その真理値表は、第19図（Ｂ）に示
すごときものである。

次に、第９図は、前記第１図の回路をセット信号Ｓ優先
のスタティック回路で構成した実施例図である。

スタティック回路で構成した場合には、前記第４図、第
６図、第７図及び第８図のごときダイナミック回路で構
成した場合に較べて構成素子数は多くなるが、クロック
信号の周期が長く、ダイナミック回路では信号保持の信
頼性に不安が残る場合や動作途中でクロック信号が一時
的に停止するような機能を持ったハードウェアにも用い
ることが出来るという利点がある。

即ち前記のダイナミック回路においては、入力回路を構
成するトランジスタTR1N、TR2N等がオフになり、出力が
高インピーダンス状態になった場合には、ホールド回路
を構成するノア回路NR1、NR2等の入力がフローティング
状態となり、そ状態が長時間継続すると所定の出力を保
持することが困難になる。

そのため、クロック信号の周期が長い場合やクロック信
号が一時的に停止するような回路においては、ダイナミ
ック回路は不適当であり、第９図の実施例のごときスタ
ティック回路を用いることが望ましい。

次に、第10図は、出力確定化のためのクロック信号CLK2
として、入力同期化のクロック信号CLK1の反転信号では
なく、全く別個の信号を用いた場合の一実施例図であ
り、セット信号Ｓ優先のダイナミック回路を例示する。

この回路は、クロック信号CLK2として、クロック信号CL
K1とは異なった独立の信号を用いている以外は前記第８
図の回路と同様の構成を有している。

以下、第11図の動作タイミング波形図に基づいて第10図
の回路の動作を説明する。

第10図の回路においては、第11図の期間113に示すよう
に、クロック信号CLK1とCLK2とが共にディスイネーブル
になる期間を設けることにより、仮にCG23のスイッチン
グ特性が悪くクロック信号入力の遷移に対する追随速度
が遅れた場合であっても、回路全体の動作に影響を生じ
ないようにしたものである。

前記第４図等のごとく、クロック信号CLK1とCLK2との遷
移が同時である場合には、遅延回路の遮断が遅れると、
不安定な出力が遅延回路を通り抜けて誤った出力がホー
ルドされる可能性があるが、第10図の回路においては、
前記のごとく２つのクロック信号が共にディスイネーブ
ルになる期間を設けているので、たとえ遅延回路の遮断
が遅れても上記のごとき問題を生じるおそれが無いとい
う利点がある。

次に、第12図は、前記第３図の回路をセット信号Ｓ優先
のダイナミック回路で構成した場合の一実施例図であ
る。

第12図において、ＮチャネルMOSトランジスタTR10Nが前
記第３図の入力回路301に相当し、又、ノア回路NR7が論
理回路302に、ＮチャネルMOSトランジスタTR12Nが遅延
回路303に、ノア回路NR6とＮチャネルMOSトランジスタT
R11Nとが論理入力回路304にそれぞれ相当している。

第12図の回路においては、セット信号Ｓはクロック信号
CLK1に同期して取込むが、リセット信号Ｒはそのままノ
ア回路NR6に入力し、ノア回路NR6で論理演算を行なった
出力を送出する場合にトランジスタTR11Nでクロック信
号CLK1に同期化させ、トライステートの信号として出力
するように構成している。その他の動作については、前
記第４図の実施例とほぼ同様である。

次に、第13図は、前記第３図の回路をセット信号Ｓ優先
のスタティック回路で構成した場合の実施例図である。

第13図において、ＮチャネルMOSトランジスタTR14NとCG
13とが前記第３図の入力回路301に相当し、又、ノア回
路12が論理回路302に、CG15、16及び否定回路N11が遅延
回路303に、ノア回路NR11、ＮチャネルMOSトランジスタ
TR15N及びCG14が論理入力回路304にそれぞれ相当してい
る。

次に、第14図も前記第３図の回路をセット信号Ｓ優先の
スタティック回路で構成した場合の実施例図である。

上記第13図及び第14図のごときスタティック回路におい
ては、前記第９図の場合と同様に、信号が安定に保持さ
れるので、クロック信号の周期が長い場合や動作途中で
クロック信号が一時的に停止するような機能を持ったハ
ードウェアにも用いることが出来るという利点がある。

次に、第15図は、第３図の回路の他の実施例図である。

第15図においては、ＮチャネルMOSトランジスタTR13Nが
第３図の入力回路301に相当し、又、ノア回路NR8が論理
回路302に、CG6が遅延回路303に、アンド回路AD1とCG
4、CG5が論理入力回路304にそれぞれ相当している。

第15図の回路の基本的な動作タイミングや機能は前記第
12図の回路と同様であるが、出力信号Qn（又はｎ）の
帰還信号Qn_-1とクロック信号CLK1とのアンド信号がCG4
の制御信号として使われており、リセット出力が出た次
の周期以降は再びセット出力になるまでCG4の出力は高
インピーダンス状態に保たれるという点で異なってい
る。

次に、第16図は、前記第３図の回路において、クロック
信号CLK1とCLK2として独立のクロック信号を用いた場合
の実施例図であり、セット信号Ｓ優先のスタティック回
路で構成した場合を示す。

この回路は、前記第10図で説明したごとき２つのクロッ
ク信号CLK1とCLK2とが共にディスイネーブル状態になる
期間を設けることによって遅延回路の遮断遅れの影響を
防止したという利点と、前記のごときスタティック回路
としての利点とを共に有する回路である。

即ち、第17図の動作タイミング波形図に示すごとく、２
つのクロック信号CLK1、CLK2が一時的に停止している時
間176があるような機能を持ったハードウェアの場合で
も第16図の回路は安定に動作する。

なお、これまで述べた実施例においては、セット信号Ｓ
優先の回路について多く説明しているが、リセット信号
Ｒ優先の回路に構成出来ることは勿論である。

〔発明の効果〕

以上説明したごとく、本発明においては、入力信号の取
込み時期と出力信号の確定時期とをずらすことにより、
入力信号が同期初期に不安定状態を有している場合であ
っても誤動作するおそれが無くなるので、ハザードに強
い安定な同期式順序回路を実現することが出来る、とい
う優れた効果がある。

【図面の簡単な説明】

第１図は本発明の第１の構成を示すブロック図、第２図
は第１図の回路の動作タイミング波形図、第３図は本発
明の第２の構成を示すブロック図、第４図は第１図の回
路の具体的構成を示す一実施例図、第５図は第４図の回
路の動作タイミング波形図、第６図〜第10図はそれぞれ
第１図の回路の具体的構成を示す実施例図、第11図は第
10図の回路の動作タイミング波形図、第12図〜第16図は
それぞれ第３図の回路の具体的構成を示す実施例図、第
17図は第16図の回路の動作タイミング波形図、第18図は
本発明中で用いている符号CGの回路構成図、第19図は第
18図の回路の真理値表、第20図は従来の同期式順序回路
の一例図、第21図は第20図の回路の動作タイミング波形
図である。 ＜符号の説明＞ 101……入力回路、102……論理回路 103……遅延回路、104……論理回路 301……入力回路、302……論理回路 303……遅延回路、304……論理入力回路 ND1〜ND8……ナンド回路 AD1……アンド回路 OR1、OR2……オア回路 NR1〜NR15……ノア回路 N1〜N20……否定回路 TR1P〜TR4P……ｐチャネルMOSトランジスタ TR1N〜TR21N……ｎチャネルMOSトランジスタ CG1、２、３、４、８、９、11、16、18、19、20、23、2
5、26、28……第18図（Ａ）に示す回路 CG5、６、７、10、12、13、14、15、17、21、22、24、2
7、29……第18図（Ｂ）に示す回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 潤 東京都小平市上水本町1479番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (72)発明者 中川 哲也 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐藤 点 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 萩原 吉宗 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭51−55640（ＪＰ，Ａ) 特開 昭56−138322（ＪＰ，Ａ) 特開 昭49−110255（ＪＰ，Ａ) 特公 昭53−29266（ＪＰ，Ｂ２) 実公 昭49−18585（ＪＰ，Ｙ１)

Claims (2)

【特許請求の範囲】
1. 【請求項１】ｍ個のセット信号とｎ個のリセット信号と
   を第１のクロック信号に同期して取り込み、トライステ
   ートのセット信号及びリセット信号として出力する入力
   回路と、上記の入力回路から出力される両信号のうちの
   いずれか一方の信号と下記第２の論理回路の出力信号と
   を入力し、それらの論理演算結果を出力する第１の論理
   回路と、上記第１の論理回路の出力信号を遅延させ、第
   ２のクロック信号に同期して出力する遅延回路と、上記
   の入力回路から出力される両信号のうちの他方の信号と
   上記遅延回路の出力信号とを入力し、それらの論理演算
   結果を出力する第２の論理回路とを備え、上記第１の論
   理回路の出力信号を順序回路の出力とすることにより、
   入力信号の取り込み時期より出力信号の確定時期を遅ら
   せたことを特徴とする同期式順序回路。
2. 【請求項２】ｍ個のセット信号とｎ個のリセット信号と
   のうちのいずれか一方を第１のクロック信号に同期して
   取り込み、トライステートの信号として出力する入力回
   路と、上記入力回路の出力信号と下記論理入力回路の出
   力信号とを入力し、それらの論理演算結果を出力する第
   ３の論理回路と、上記第３の論理回路の出力信号を遅延
   させ、第２のクロック信号に同期して出力する遅延回路
   と、上記のセット信号とリセット信号とのうちの他方の
   信号と上記遅延回路の出力信号とを入力し、それらの論
   理演算結果をトライステートの信号として上記第１のク
   ロック信号に同期して出力する論理入力回路とを備え、
   上記第３の論理回路の出力信号を順序回路の出力とする
   ことにより、入力信号の取り込み時期より出力信号の確
   定時期を遅らせたことを特徴とする同期式順序回路。