JPH0691459B2 - ３値出力回路 - Google Patents
３値出力回路Info
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- JPH0691459B2 JPH0691459B2 JP61116507A JP11650786A JPH0691459B2 JP H0691459 B2 JPH0691459 B2 JP H0691459B2 JP 61116507 A JP61116507 A JP 61116507A JP 11650786 A JP11650786 A JP 11650786A JP H0691459 B2 JPH0691459 B2 JP H0691459B2
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- 230000003111 delayed effect Effects 0.000 description 3
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- 230000007257 malfunction Effects 0.000 description 2
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- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 第１のパルスと、同第１のパルスよりパルス幅が広く、
時間的に第１のパルスを含む第２のパルスを信号処理
し、低レベル（Ｌレベル）→中間レベル（Ｍレベル）→
高レベル（Ｈレベル）→Ｍレベル→Ｌレベルと変化する
波形を得る３値出力回路に関するものである。
時間的に第１のパルスを含む第２のパルスを信号処理
し、低レベル（Ｌレベル）→中間レベル（Ｍレベル）→
高レベル（Ｈレベル）→Ｍレベル→Ｌレベルと変化する
波形を得る３値出力回路に関するものである。
従来の技術 従来の３値出力回路は、第３図に示すような回路構成で
あった。以下、第３図の回路図と第４図のタイミングチ
ャート図を参照して回路動作を説明する。
あった。以下、第３図の回路図と第４図のタイミングチ
ャート図を参照して回路動作を説明する。
第４図のａ〜ｇの波形は、第３図の回路図に示すａ〜ｇ
点での波形を示す。まず、回路に遅延が生じない理想的
な場合の波形を第４図の実線で示し、これを参照して説
明する。
点での波形を示す。まず、回路に遅延が生じない理想的
な場合の波形を第４図の実線で示し、これを参照して説
明する。
一方の入力（INPUT）点ａから第４図ａに示すように時
刻t1でＬレベルからＨレベルに変化し、時刻t2でＨレベ
ルからＬレベルに変化する第１のパルスが入力され、他
方の入力（INPUT）点ｂから第４図ｂに示すように時刻t
0でＬレベルからＨレベルに変化し、時刻t3でＨレベル
からＬレベルに変化する第２のパルスが入力される。こ
の第１のパルスと第２のパルスを排他的論理和（EXOR）
回路１に入力するとEXOR回路１の出力点ｃの波形は、第
４図ｃに示すように時刻t0からt1の間および時刻t2から
t3の間でＨレベルとなり、それ以外はＬレベルとなる２
パルスの波形となる。第１のパルスは、またインバータ
回路２を介して論理和（OR）回路３の一方の入力点ｄに
入力され、EXOR回路１の出力はOR回路３の他方の入力点
ｃに入力されている。この結果、OR回路３の出力点ｅの
波形は第４図ｅに示すように第１のパルスの位相を反転
させた波形となる。また、第１のパルスは、否定論理和
（NOR）回路４の一方の入力点に入力され、EXOR回路１
の出力はNOR回路４の他方の入力点にも入力されてい
る。この結果、NOR回路４の出力点ｆの波形は第４図ｆ
に示すように第２のパルスの位相を反転させた波形とな
る。
刻t1でＬレベルからＨレベルに変化し、時刻t2でＨレベ
ルからＬレベルに変化する第１のパルスが入力され、他
方の入力（INPUT）点ｂから第４図ｂに示すように時刻t
0でＬレベルからＨレベルに変化し、時刻t3でＨレベル
からＬレベルに変化する第２のパルスが入力される。こ
の第１のパルスと第２のパルスを排他的論理和（EXOR）
回路１に入力するとEXOR回路１の出力点ｃの波形は、第
４図ｃに示すように時刻t0からt1の間および時刻t2から
t3の間でＨレベルとなり、それ以外はＬレベルとなる２
パルスの波形となる。第１のパルスは、またインバータ
回路２を介して論理和（OR）回路３の一方の入力点ｄに
入力され、EXOR回路１の出力はOR回路３の他方の入力点
ｃに入力されている。この結果、OR回路３の出力点ｅの
波形は第４図ｅに示すように第１のパルスの位相を反転
させた波形となる。また、第１のパルスは、否定論理和
（NOR）回路４の一方の入力点に入力され、EXOR回路１
の出力はNOR回路４の他方の入力点にも入力されてい
る。この結果、NOR回路４の出力点ｆの波形は第４図ｆ
に示すように第２のパルスの位相を反転させた波形とな
る。
また、出力点ｅおよびｆに得られる出力信号を処理する
出力回路５は、ソースが第１の電源（VDD）に、ゲート
がOR回路３の出力点ｅに、ドレインが出力点ｇにそれぞ
れ接続されたｐチャネルMOSトランジスタ50と、ゲート
がNOR回路４の出力点ｆに、ソースが第１の電源より電
圧が低い第２の電源（VSS）に、ドレインが出力点ｇに
それぞれ接続されたｎチャネルMOSトランジスタ51とで
構成されている。
出力回路５は、ソースが第１の電源（VDD）に、ゲート
がOR回路３の出力点ｅに、ドレインが出力点ｇにそれぞ
れ接続されたｐチャネルMOSトランジスタ50と、ゲート
がNOR回路４の出力点ｆに、ソースが第１の電源より電
圧が低い第２の電源（VSS）に、ドレインが出力点ｇに
それぞれ接続されたｎチャネルMOSトランジスタ51とで
構成されている。
中間電位出力回路６は入力信号としてｃ点の信号が印加
され、この信号の論理レベルがＬレベルのときは出力が
高インピーダンスとなり、一方ＨレベルのときはＭレベ
ルを出力点ｇに出力する回路である。
され、この信号の論理レベルがＬレベルのときは出力が
高インピーダンスとなり、一方ＨレベルのときはＭレベ
ルを出力点ｇに出力する回路である。
したがって、３値出力回路の出力（OUTPUT）点ｇの出力
波形は、第４図のｇで示すように時刻t0以前ではＬレベ
ル、時刻t0からt1の間でＭレベル、時刻t1からt2の間で
Ｈレベル、時刻t2からt3の間でＭレベル、時刻t3以降で
はＬレベルの３値出力回路を示す。
波形は、第４図のｇで示すように時刻t0以前ではＬレベ
ル、時刻t0からt1の間でＭレベル、時刻t1からt2の間で
Ｈレベル、時刻t2からt3の間でＭレベル、時刻t3以降で
はＬレベルの３値出力回路を示す。
発明が解決しようとする問題点 第４図において実線で示した波形は、回路に遅延が生じ
ない理想的な場合に波形であって、実際にはEXOR回路、
OR回路およびNOR回路で遅延が生じ、第４図の破線で示
すような波形となる。
ない理想的な場合に波形であって、実際にはEXOR回路、
OR回路およびNOR回路で遅延が生じ、第４図の破線で示
すような波形となる。
遅延時間は、EXOR回路１（波形ｃ）,OR回路３（波形
ｅ）,NOR回路４（波形ｆ）とも、ほぼ同一で、Δとす
る。インバータ回路2,pチャンネル,nチャンネルトラン
ジスタの遅延はないものとする。
ｅ）,NOR回路４（波形ｆ）とも、ほぼ同一で、Δとす
る。インバータ回路2,pチャンネル,nチャンネルトラン
ジスタの遅延はないものとする。
第１および第２のパルス信号には、EXOR回路１で遅延が
もたらされ、この回路の出力点ｃの波形が第４図ｃの破
線で示す波形となる。このため、NOR回路の出力点ｆの
波形は、第４図ｆの破線で示すように時刻t21からt22の
間でＨレベルとなる。また、OR回路３の出力点ｅの出力
波形も遅延により第４図ｅの破線で示すように時刻t21
でＬレベルからＨレベルに変化する遅れた波形を示す。
この結果、時刻t21からt22の間でｐチャネルMOSトラン
ジスタは非導通であるがｎチャネルMOSトランジスタが
導通することになる。このため、出力点ｇの波形は第４
図ｇの破線で示すように時刻t21からt22の間で一時的に
Ｌレベルまで変化してからＭレベルにもどる波形とな
る。すなわち、３値出力波形がＬレベル→Ｍレベル→Ｈ
レベル→Ｌレベル→Ｍレベル→Ｌレベルと変化すること
になる。すなわち、ＨレベルからＬレベルへのレベル変
化により次段の回路が誤動作を起こす不都合があった。
もたらされ、この回路の出力点ｃの波形が第４図ｃの破
線で示す波形となる。このため、NOR回路の出力点ｆの
波形は、第４図ｆの破線で示すように時刻t21からt22の
間でＨレベルとなる。また、OR回路３の出力点ｅの出力
波形も遅延により第４図ｅの破線で示すように時刻t21
でＬレベルからＨレベルに変化する遅れた波形を示す。
この結果、時刻t21からt22の間でｐチャネルMOSトラン
ジスタは非導通であるがｎチャネルMOSトランジスタが
導通することになる。このため、出力点ｇの波形は第４
図ｇの破線で示すように時刻t21からt22の間で一時的に
Ｌレベルまで変化してからＭレベルにもどる波形とな
る。すなわち、３値出力波形がＬレベル→Ｍレベル→Ｈ
レベル→Ｌレベル→Ｍレベル→Ｌレベルと変化すること
になる。すなわち、ＨレベルからＬレベルへのレベル変
化により次段の回路が誤動作を起こす不都合があった。
問題点を解決するための手段 本発明の３値出力回路は、第１および第２のパルスが入
力される第１および第２のインバータ回路と、ゲートが
前記第１のインバータ回路の出力点に、ドレインが出力
端子に、ソースが第１の定電位点に接続されたｐチャネ
ルMOSトランジスタと、ゲートが前記第２のインバータ
回路の出力点に、ドレインが前記出力端子に、ソースが
前記第１の定電位点より電位が低い第２の定電位点に接
続されたｎチャネルMOSトランジスタと、前記第１およ
び第２のパルスが入力される排他的論理和回路と、同排
他的論理和回路の出力点が入力され入力レベルが高レベ
ルのとき中間レベルを出力し、低レベルのとき高インピ
ーダンスとなる中間電位出力回路を備え、同中間電位出
力回路の出力点を前記出力端子に接続した回路である。
力される第１および第２のインバータ回路と、ゲートが
前記第１のインバータ回路の出力点に、ドレインが出力
端子に、ソースが第１の定電位点に接続されたｐチャネ
ルMOSトランジスタと、ゲートが前記第２のインバータ
回路の出力点に、ドレインが前記出力端子に、ソースが
前記第１の定電位点より電位が低い第２の定電位点に接
続されたｎチャネルMOSトランジスタと、前記第１およ
び第２のパルスが入力される排他的論理和回路と、同排
他的論理和回路の出力点が入力され入力レベルが高レベ
ルのとき中間レベルを出力し、低レベルのとき高インピ
ーダンスとなる中間電位出力回路を備え、同中間電位出
力回路の出力点を前記出力端子に接続した回路である。
作用 本発明の３値出力回路によれば、回路により遅延が生じ
ても出力波形がＨレベルからＭレベルに変化するときに
一時的にＬレベルとなるような出力波形のくずれは生じ
ない。
ても出力波形がＨレベルからＭレベルに変化するときに
一時的にＬレベルとなるような出力波形のくずれは生じ
ない。
実施例 本発明の３値出力回路の実施例を第１図の回路図および
第２図のタイミングチャート図を参照して説明する。
第２図のタイミングチャート図を参照して説明する。
第２図に示したa,b,h,i,j,gの波形は、第１図の回路図
に示すa,b,h,i,j,g点での波形を示す。
に示すa,b,h,i,j,g点での波形を示す。
本発明の回路は、第１および第２のパルスが入力される
第１のインバータ回路８および第２のインバータ回路９
と、ゲートが第１のインバータ回路８の出力点ｉに、ド
レインが出力端子ｇに、ソースが第１の電源（VDD）に
接続されたｐチャネルMOSトランジスタ10と、ゲートが
第２のインバータ回路９の出力点ｊに、ドレインが出力
端子ｇに、ソースが第１の電源電圧より電圧が低い第２
の電源（VSS）に接続されたｎチャネルMOSトランジスタ
11と、第１および第２のパルスが入力されるEXOR回路12
と、EXOR回路12の出力点ｈが入力され入力レベルが高レ
ベルのとき中間レベルを出力し、低レベルのとき高イン
ピーダンスとなる中間電位出力回路７とを備え、中間電
位出力回路７の出力点を出力端子ｇに接続した回路構成
である。
第１のインバータ回路８および第２のインバータ回路９
と、ゲートが第１のインバータ回路８の出力点ｉに、ド
レインが出力端子ｇに、ソースが第１の電源（VDD）に
接続されたｐチャネルMOSトランジスタ10と、ゲートが
第２のインバータ回路９の出力点ｊに、ドレインが出力
端子ｇに、ソースが第１の電源電圧より電圧が低い第２
の電源（VSS）に接続されたｎチャネルMOSトランジスタ
11と、第１および第２のパルスが入力されるEXOR回路12
と、EXOR回路12の出力点ｈが入力され入力レベルが高レ
ベルのとき中間レベルを出力し、低レベルのとき高イン
ピーダンスとなる中間電位出力回路７とを備え、中間電
位出力回路７の出力点を出力端子ｇに接続した回路構成
である。
次に、この回路の回路動作をEXOR回路12で遅延が生じる
ものとして説明する。
ものとして説明する。
入力（INPUT）点ａから時刻t1でＬレベルからＨレベル
に変化し、時刻t2でＨレベルからＬレベルに変化する第
２図ａに示す第１のパルスが入力され、他方の入力（IN
PUT）点ｂから時刻t0でＬレベルからＨレベルに変化
し、時刻t3でＨレベルからＬレベルに変化する第２図ｂ
に示す第２のパルスが入力される。この第１のパルスと
第２のパルスをEXOR回路12に入力するとEXOR回路12の出
力点ｈの波形は、EXOR回路12による遅延のため時刻t01
とt21でＬレベルからＨレベルに変化し、時刻t11とt31
でＨレベルからＬレベルに変化する２パルスの波形とな
る。
に変化し、時刻t2でＨレベルからＬレベルに変化する第
２図ａに示す第１のパルスが入力され、他方の入力（IN
PUT）点ｂから時刻t0でＬレベルからＨレベルに変化
し、時刻t3でＨレベルからＬレベルに変化する第２図ｂ
に示す第２のパルスが入力される。この第１のパルスと
第２のパルスをEXOR回路12に入力するとEXOR回路12の出
力点ｈの波形は、EXOR回路12による遅延のため時刻t01
とt21でＬレベルからＨレベルに変化し、時刻t11とt31
でＨレベルからＬレベルに変化する２パルスの波形とな
る。
また、第１および第２のパルスは、それぞれインバータ
回路8,9を通って位相が反転されインバータ回路8,9の出
力点i,jに出力される。このときの波形を第２図のi,jに
示す。
回路8,9を通って位相が反転されインバータ回路8,9の出
力点i,jに出力される。このときの波形を第２図のi,jに
示す。
中間電位出力回路７は、入力信号がＬレベルのときは出
力が高インピーダンスになり、入力信号がＨレベルのと
きはＭレベルを出力する回路である。したがって、出力
（OUTPUT）点ｇの出力波形は、第２図ｇに示すように時
刻t0以前ではＬレベル、時刻t0からt01の間で、両MOSト
ランジスタ10,11は非導通で、かつ中間電位回路７の出
力は高インピーダンスとなるが配線容量等により変化前
の状態が保持されるのでＬレベルが保持され、時刻t01
からt1の間でＭレベル、時刻t1からt2の間で、Ｈレベ
ル、時刻t2からt21の間で、両MOSトランジスタ10,11は
非導通で、かつ中間電位回路７の出力は高インピーダン
スとなるが配線容量等により変化前の状態が保持される
のでＨレベルが保持され、時刻t21からt3の間でＭレベ
ル、時刻t3以後ではＬレベルとなる。すなわち、本発明
の３値出力回路は、出力波形がＬレベル→Ｍレベル→Ｈ
レベル→Ｍレベル→Ｌレベルとなる完全な形の３値波形
を出力する。
力が高インピーダンスになり、入力信号がＨレベルのと
きはＭレベルを出力する回路である。したがって、出力
（OUTPUT）点ｇの出力波形は、第２図ｇに示すように時
刻t0以前ではＬレベル、時刻t0からt01の間で、両MOSト
ランジスタ10,11は非導通で、かつ中間電位回路７の出
力は高インピーダンスとなるが配線容量等により変化前
の状態が保持されるのでＬレベルが保持され、時刻t01
からt1の間でＭレベル、時刻t1からt2の間で、Ｈレベ
ル、時刻t2からt21の間で、両MOSトランジスタ10,11は
非導通で、かつ中間電位回路７の出力は高インピーダン
スとなるが配線容量等により変化前の状態が保持される
のでＨレベルが保持され、時刻t21からt3の間でＭレベ
ル、時刻t3以後ではＬレベルとなる。すなわち、本発明
の３値出力回路は、出力波形がＬレベル→Ｍレベル→Ｈ
レベル→Ｍレベル→Ｌレベルとなる完全な形の３値波形
を出力する。
なお、第１および第２のパルスのレベルを反転させて入
力させた場合の３値出力回路の出力波形は、Ｈレベル→
Ｍレベル→Ｌレベル→Ｍレベル→Ｈレベルの反転した３
値波形となる。
力させた場合の３値出力回路の出力波形は、Ｈレベル→
Ｍレベル→Ｌレベル→Ｍレベル→Ｈレベルの反転した３
値波形となる。
発明の効果 本発明の３値出力回路では、出力波形がＨレベルからＭ
レベルに変化するときに一時的にＬレベルに下がること
のない回路が比較的に簡単に実現できる。この結果、次
段の回路が誤動作を起こすことのない効果が奏される。
レベルに変化するときに一時的にＬレベルに下がること
のない回路が比較的に簡単に実現できる。この結果、次
段の回路が誤動作を起こすことのない効果が奏される。
第１図は本発明の実施例を示す３値出力回路の回路図、
第２図は本発明の回路動作を説明するためのタイミング
チャート図、第３図は従来例の３値出力回路の回路図、
第４図は従来例の回路動作を説明するためのタイミング
チャート図である。 ７……中間電位出力回路、8,9……インバータ回路、10
……ｐチャネルMOSトランジスタ、11……ｎチャネルMOS
トランジスタ、12……排他的論理和（EXOR）回路。
第２図は本発明の回路動作を説明するためのタイミング
チャート図、第３図は従来例の３値出力回路の回路図、
第４図は従来例の回路動作を説明するためのタイミング
チャート図である。 ７……中間電位出力回路、8,9……インバータ回路、10
……ｐチャネルMOSトランジスタ、11……ｎチャネルMOS
トランジスタ、12……排他的論理和（EXOR）回路。
Claims (1)
- 【請求項１】第１および第２のパルスがそれぞれ入力さ
れる第１および第２のインバータ回路と、ゲートが前記
第１のインバータ回路の出力点に、ドレインが出力端子
に、ソースが第１の定電位点に接続されたｐチャネルMO
Sトランジスタと、ゲートが前記第２のインバータ回路
の出力点に、ドレインが前記出力端子に、ソースが前記
第１の定電位点より電位が低い第２の定電位点に接続さ
れたｎチャネルMOSトランジスタと、前記第１および第
２のパルスが入力される排他的論理和回路と、同排他的
論理和回路の出力点が入力され入力レベルが高レベルの
とき中間レベルを出力し、低レベルのとき高インピーダ
ンスとなる中間電位出力回路とを備え、同中間電位出力
回路の出力点を前記出力端子に接続したことを特徴とす
る３値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116507A JPH0691459B2 (ja) | 1986-05-21 | 1986-05-21 | ３値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116507A JPH0691459B2 (ja) | 1986-05-21 | 1986-05-21 | ３値出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62272723A JPS62272723A (ja) | 1987-11-26 |
| JPH0691459B2 true JPH0691459B2 (ja) | 1994-11-14 |
Family
ID=14688853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116507A Expired - Fee Related JPH0691459B2 (ja) | 1986-05-21 | 1986-05-21 | ３値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691459B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9172426B2 (en) * | 2013-03-07 | 2015-10-27 | Qualcomm Incorporated | Voltage mode driver circuit for N-phase systems |
| JP5821901B2 (ja) * | 2013-06-11 | 2015-11-24 | オンキヨー株式会社 | パルス合成回路 |
-
1986
- 1986-05-21 JP JP61116507A patent/JPH0691459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62272723A (ja) | 1987-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |