JPH0691463B2 - 位相同期発振器 - Google Patents
位相同期発振器Info
- Publication number
- JPH0691463B2 JPH0691463B2 JP63133481A JP13348188A JPH0691463B2 JP H0691463 B2 JPH0691463 B2 JP H0691463B2 JP 63133481 A JP63133481 A JP 63133481A JP 13348188 A JP13348188 A JP 13348188A JP H0691463 B2 JPH0691463 B2 JP H0691463B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- phase
- signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 13
- 230000010355 oscillation Effects 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000005526 G1 to G0 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置などに多用される位相同期発振器に関
する。
する。
第３図は従来、定常位相誤差の抑圧等を目的として用い
られ、ループ内に積分回路を有する積分形位相同期発振
器の一例を示すブロック図である。
られ、ループ内に積分回路を有する積分形位相同期発振
器の一例を示すブロック図である。
この位相同期発振器は、入力端子100に入力する入力信
号と、出力端子200から出力される出力信号の位相差に
比例した信号を発生する位相比較回路１と、この位相比
較回路１の出力信号を積分して制御電圧として出力する
積分回路５と、積分回路５から出力された制御電圧を受
けて、発振周波数を変化させる電圧制御発振器４とから
構成されている。なお、一般に電圧制御発振器４の中心
周波数は、入力信号が正常に与えられている場合の積分
形位相同期発振器の出力周波数にほぼ等しい。
号と、出力端子200から出力される出力信号の位相差に
比例した信号を発生する位相比較回路１と、この位相比
較回路１の出力信号を積分して制御電圧として出力する
積分回路５と、積分回路５から出力された制御電圧を受
けて、発振周波数を変化させる電圧制御発振器４とから
構成されている。なお、一般に電圧制御発振器４の中心
周波数は、入力信号が正常に与えられている場合の積分
形位相同期発振器の出力周波数にほぼ等しい。
この従来の積分形位相同期発振器において、基準入力信
号に断障害が発生すると、位相比較回路１の出力信号は
位相差と無関係な値を出力する。積分回路５はこの位相
比較回路１の出力信号を積分し、電圧制御発振器４の制
御電圧を発生するから、位相比較回路１の出力信号が厳
密に50％でない限り積分回路５の出力電圧は最終的に、
その能力によって定まる最大値または最小値となる。こ
の結果、電圧制御発振器４の出力周波数もその中心周波
数から大きく隔たった最高周波数または最低周波数とな
る。
号に断障害が発生すると、位相比較回路１の出力信号は
位相差と無関係な値を出力する。積分回路５はこの位相
比較回路１の出力信号を積分し、電圧制御発振器４の制
御電圧を発生するから、位相比較回路１の出力信号が厳
密に50％でない限り積分回路５の出力電圧は最終的に、
その能力によって定まる最大値または最小値となる。こ
の結果、電圧制御発振器４の出力周波数もその中心周波
数から大きく隔たった最高周波数または最低周波数とな
る。
以上のように、従来き積分形位相同期発振器は、基準入
力信号障害時の出力周波数が正常動作時の出力周波数か
ら大きく隔たった値となるという欠点がある。
力信号障害時の出力周波数が正常動作時の出力周波数か
ら大きく隔たった値となるという欠点がある。
本発明の目的は、前述のような従来の積分形位相同期発
振器の欠点を簡素な回路構成により除去し、基準入力信
号が障害となった場合においても、その出力周波数を障
害発生前の周波数に保つことができる位相同期発振器を
提供することにある。
振器の欠点を簡素な回路構成により除去し、基準入力信
号が障害となった場合においても、その出力周波数を障
害発生前の周波数に保つことができる位相同期発振器を
提供することにある。
本発明の位相同期発振器は、入力信号と出力信号の位相
を比較して、その位相差に対応する制御電圧を発生し、
この制御電圧により位相差が小さくなるように前記出力
信号の周波数を制御する位相同期発振器において、制御
電圧に応じて発振周波数が変化する電圧制御発振器と、
前記入力信号と前記電圧制御発振器の出力信号の位相を
比較し、両者の位相差に応じた電圧を発生する第１の位
相比較回路と、第１の位相比較回路の出力信号の不要な
高周波成分を抑圧するループフィルタと、前記入力信号
と前記電圧制御発振器の出力信号の位相を比較し、両者
の位相差に応じて２つの論理レベルを発生する第２の位
相比較回路と、クロック信号を発生するクロック発生回
路と、前記入力信号の途絶を検出するクロック断検出回
路と、前記クロック断検出回路の出力信号を一方の入力
とし、前記クロック発生回路の出力信号を他方の入力と
し、前記クロック断検出回路の出力信号が入力信号の途
絶を示していないとき、前記クロック信号を通過させ、
入力信号の途絶を示しているとき前記クロック信号を阻
止するゲート回路と、前記第２の位相比較回路から与え
られた論理レベルに応じて、前記ゲート回路を通過して
きた前記クロック信号を加算計数または減算計数する計
数回路と、前記計数回路の出力信号を電圧に変換するＤ
−Ａ変換器と、前記Ｄ−Ａ変換器の出力電圧と前記ルー
プフィルタの出力電圧とを加算し、これを前記制御電圧
として前記電圧制御発振器に送り込む電圧加算回路とを
有している。
を比較して、その位相差に対応する制御電圧を発生し、
この制御電圧により位相差が小さくなるように前記出力
信号の周波数を制御する位相同期発振器において、制御
電圧に応じて発振周波数が変化する電圧制御発振器と、
前記入力信号と前記電圧制御発振器の出力信号の位相を
比較し、両者の位相差に応じた電圧を発生する第１の位
相比較回路と、第１の位相比較回路の出力信号の不要な
高周波成分を抑圧するループフィルタと、前記入力信号
と前記電圧制御発振器の出力信号の位相を比較し、両者
の位相差に応じて２つの論理レベルを発生する第２の位
相比較回路と、クロック信号を発生するクロック発生回
路と、前記入力信号の途絶を検出するクロック断検出回
路と、前記クロック断検出回路の出力信号を一方の入力
とし、前記クロック発生回路の出力信号を他方の入力と
し、前記クロック断検出回路の出力信号が入力信号の途
絶を示していないとき、前記クロック信号を通過させ、
入力信号の途絶を示しているとき前記クロック信号を阻
止するゲート回路と、前記第２の位相比較回路から与え
られた論理レベルに応じて、前記ゲート回路を通過して
きた前記クロック信号を加算計数または減算計数する計
数回路と、前記計数回路の出力信号を電圧に変換するＤ
−Ａ変換器と、前記Ｄ−Ａ変換器の出力電圧と前記ルー
プフィルタの出力電圧とを加算し、これを前記制御電圧
として前記電圧制御発振器に送り込む電圧加算回路とを
有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の位相同期発振器の一実施例のブロック
図である。
図である。
この位相同期発振器は、第１の位相比較回路１と、ルー
プフィルタ２と、電圧加算回路３と、電圧制御発振器４
と、第２の位相比較回路10と、計数回路20と、Ｄ−Ａ変
換器30と、クロック発生回路40と、クロック断検出回路
50と、ゲート回路60とから構成され、また入力信号を受
ける入力端子100と出力信号を出力する出力端子200とを
備えている。
プフィルタ２と、電圧加算回路３と、電圧制御発振器４
と、第２の位相比較回路10と、計数回路20と、Ｄ−Ａ変
換器30と、クロック発生回路40と、クロック断検出回路
50と、ゲート回路60とから構成され、また入力信号を受
ける入力端子100と出力信号を出力する出力端子200とを
備えている。
第１の位相比較回路１は入力信号と出力信号の位相を比
較し、位相差に比例した電圧を発生するもので、例えば
第２図に示すように、入力信号の変化点を検出する変化
点検出回路11と、この出力信号でセットされ、出力信号
200をクロック入力とするＤ形フリップフロップ12で構
成される。ループフィルタ２はこの位相比較回路１の出
力信号に含まれる不要な高周波成分を抑圧する。第２の
位相比較回路10は入力信号と出力信号の位相差に応じて
２つの論理レベルを発生するもので、本実施例では入力
信号に比し出力信号が遅れている場合は、論理レベル
“1"を、進んでいる場合は論理レベル“0"を発生するも
のとする。クロック発生回路40はクロックパルスを発生
し、クロック断検出回路50は入力信号の途絶を検出す
る。ゲート回路60は入力信号が正常に加えられている間
はクロック発生回路40により発生されたクロック信号を
通過させ、入力信号が途絶した場合にはクロック断検出
回路50からの信号によりクロック発生回路40からのクロ
ック信号を阻止する。計数回路20は、第２の位相比較回
路10からの信号により、ゲート回路60から入力するクロ
ック信号を加算計数または減算計数するものであり、本
実施例では第２の位相比較回路10からの信号が論理レベ
ル“1"の場合は加算計数を、また論理レベル“0"の場合
には減算計数をするものとする。なお、計数回路20の応
答速度は上記の構成から明らかなように、クロック発生
回路40から発生されるクロック信号周波数により決定さ
れる。Ｄ−Ａ変換器30は計数回路20の出力信号をアナロ
グ電圧に変換する。電圧加算回路３はＤ−Ａ変換器30の
出力電圧とループフィルタ２の出力電圧を加算し、これ
を周波数制御用電圧として電圧制御発振器４に与える。
なお、ここで電圧制御発振器４は制御電圧を高めること
によりその出力周波数が上昇し、制御電圧を低めること
により出力周波数が減少するものとする。
較し、位相差に比例した電圧を発生するもので、例えば
第２図に示すように、入力信号の変化点を検出する変化
点検出回路11と、この出力信号でセットされ、出力信号
200をクロック入力とするＤ形フリップフロップ12で構
成される。ループフィルタ２はこの位相比較回路１の出
力信号に含まれる不要な高周波成分を抑圧する。第２の
位相比較回路10は入力信号と出力信号の位相差に応じて
２つの論理レベルを発生するもので、本実施例では入力
信号に比し出力信号が遅れている場合は、論理レベル
“1"を、進んでいる場合は論理レベル“0"を発生するも
のとする。クロック発生回路40はクロックパルスを発生
し、クロック断検出回路50は入力信号の途絶を検出す
る。ゲート回路60は入力信号が正常に加えられている間
はクロック発生回路40により発生されたクロック信号を
通過させ、入力信号が途絶した場合にはクロック断検出
回路50からの信号によりクロック発生回路40からのクロ
ック信号を阻止する。計数回路20は、第２の位相比較回
路10からの信号により、ゲート回路60から入力するクロ
ック信号を加算計数または減算計数するものであり、本
実施例では第２の位相比較回路10からの信号が論理レベ
ル“1"の場合は加算計数を、また論理レベル“0"の場合
には減算計数をするものとする。なお、計数回路20の応
答速度は上記の構成から明らかなように、クロック発生
回路40から発生されるクロック信号周波数により決定さ
れる。Ｄ−Ａ変換器30は計数回路20の出力信号をアナロ
グ電圧に変換する。電圧加算回路３はＤ−Ａ変換器30の
出力電圧とループフィルタ２の出力電圧を加算し、これ
を周波数制御用電圧として電圧制御発振器４に与える。
なお、ここで電圧制御発振器４は制御電圧を高めること
によりその出力周波数が上昇し、制御電圧を低めること
により出力周波数が減少するものとする。
次に、本実施例の動作を説明する。
まず、本実施例の位相同期発振器に正常な入力信号を与
えられている場合について説明する。この場合、ゲート
回路60はクロック発生回路40からのクロック信号を通過
させており、入力信号と出力信号の位相は第１の位相比
較回路１および第２の位相比較回路10により比較され、
それぞれ位相差に応じた電圧および論理レベルを発生す
る。いま、電圧制御発振器４の出力周波数がわずかに入
力信号の周波数よりも低いとすると、第１の位相比較回
路１の出力電圧は上昇し、ループフィルタ２により不要
な高周波成分が抑圧される。また、第２の位相比較回路
10は、入力信号に比し出力信号が遅れることになるので
論理レベル“1"を出力する。この結果、計数回路20はゲ
ート回路60からのクロック信号を加算計数するので、こ
の信号をアナログ電圧に変換したＤ−Ａ変換器の出力電
圧も上昇する。したがって、ループフィルタ２およびＤ
−Ａ変換器30の出力電圧を加算した電圧加算回路３の出
力電圧、即ち電圧制御発振器４の制御電圧も上昇するの
で、出力周波数は上昇し、入力周波数と等しくなる。こ
こで、第１の位相比較回路１は入力信号と出力信号の位
相差に比例した電圧を発生するから、仮にＤ−Ａ変換器
30からの出力電圧が加えられなければ、電圧制御発振器
４の自走周波数と入力周波数の周波数差に相当する定常
位相差が残る。これに対し、第２の位相比較回路10は入
出力信号の位相関係により２つの論理レベルを発生する
から、入出力信号の間にわずかな位相差が生じても上記
の動作が行なわれるので、入出力信号間の位相差がなく
なるまで制御が続けられる。したがって、クロック発生
回路40の出力クロック信号の周波数を十分低くし、第２
の位相比較回路10、計数回路20およびＤ−Ａ変換器30に
より構成される第２のループの応答速度を、第１の位相
比較回路１、ループフィルタ２により構成される第１の
ループの応答速度に比して十分遅くし、また、第２のル
ープからの信号の電圧加算回路３における加算係数を前
記第１のループに対する係数よりも小さくすれば、引き
込み動作等の過渡的な速い応答動作はほとんど第１のル
ープだけによって定まり、定常位相誤差の抑圧等の定常
特性についてのみ、第２のループが有効に働くように構
成することができる。
えられている場合について説明する。この場合、ゲート
回路60はクロック発生回路40からのクロック信号を通過
させており、入力信号と出力信号の位相は第１の位相比
較回路１および第２の位相比較回路10により比較され、
それぞれ位相差に応じた電圧および論理レベルを発生す
る。いま、電圧制御発振器４の出力周波数がわずかに入
力信号の周波数よりも低いとすると、第１の位相比較回
路１の出力電圧は上昇し、ループフィルタ２により不要
な高周波成分が抑圧される。また、第２の位相比較回路
10は、入力信号に比し出力信号が遅れることになるので
論理レベル“1"を出力する。この結果、計数回路20はゲ
ート回路60からのクロック信号を加算計数するので、こ
の信号をアナログ電圧に変換したＤ−Ａ変換器の出力電
圧も上昇する。したがって、ループフィルタ２およびＤ
−Ａ変換器30の出力電圧を加算した電圧加算回路３の出
力電圧、即ち電圧制御発振器４の制御電圧も上昇するの
で、出力周波数は上昇し、入力周波数と等しくなる。こ
こで、第１の位相比較回路１は入力信号と出力信号の位
相差に比例した電圧を発生するから、仮にＤ−Ａ変換器
30からの出力電圧が加えられなければ、電圧制御発振器
４の自走周波数と入力周波数の周波数差に相当する定常
位相差が残る。これに対し、第２の位相比較回路10は入
出力信号の位相関係により２つの論理レベルを発生する
から、入出力信号の間にわずかな位相差が生じても上記
の動作が行なわれるので、入出力信号間の位相差がなく
なるまで制御が続けられる。したがって、クロック発生
回路40の出力クロック信号の周波数を十分低くし、第２
の位相比較回路10、計数回路20およびＤ−Ａ変換器30に
より構成される第２のループの応答速度を、第１の位相
比較回路１、ループフィルタ２により構成される第１の
ループの応答速度に比して十分遅くし、また、第２のル
ープからの信号の電圧加算回路３における加算係数を前
記第１のループに対する係数よりも小さくすれば、引き
込み動作等の過渡的な速い応答動作はほとんど第１のル
ープだけによって定まり、定常位相誤差の抑圧等の定常
特性についてのみ、第２のループが有効に働くように構
成することができる。
したがって，本実施例の位相同期発振器は引き込み開始
当初等の過渡状態にはほとんど前記第１のループのみに
より電圧制御発振器４の制御電圧が与えられ、定常状態
では計数回路20の計数値をもとにＤ−Ａ変換器30より与
えられる制御電圧が電圧制御発振器４に与えられること
になる。ここで、定常状態では上記説明のように、第２
のループの効果により、入出力信号間に定常位相誤差は
発生しないので、第１の位相比較回路１の出力電圧は、
制御中心値となる。
当初等の過渡状態にはほとんど前記第１のループのみに
より電圧制御発振器４の制御電圧が与えられ、定常状態
では計数回路20の計数値をもとにＤ−Ａ変換器30より与
えられる制御電圧が電圧制御発振器４に与えられること
になる。ここで、定常状態では上記説明のように、第２
のループの効果により、入出力信号間に定常位相誤差は
発生しないので、第１の位相比較回路１の出力電圧は、
制御中心値となる。
次に、上記の状態から入力信号が断となった場合につい
て説明する。
て説明する。
入力信号が断となると、クロック断検出回路50は、入力
クロック断を検出し、ゲート回路60に対してクロック発
生回路40からのクロック信号を阻止するよう制御信号を
与える。この結果、入力信号が断となった後は計数回路
20にクロック信号が与えられず、入力断発生前の計数値
が保持されることになるので、この計数回路20の出力信
号をアナログ電圧に変換したＤ−Ａ変換器30の出力電圧
も入力断発生前の値を保持することになる。一方、第１
の位相比較回路１は、第２図に示すように変化点検出回
路11とＤ形フリップフロップ12により構成すれば、容易
に入力断時の出力電圧を制御中心値とすることが可能で
あるから、電圧加算回路３に加えられる２つの電圧は入
力断発生前後で変化しない。したがって、加算結果であ
る電圧制御発振器４の制御電圧も変化しないので、入力
断が発生した後も出力周波数は入力断発生前と等しくな
る。
クロック断を検出し、ゲート回路60に対してクロック発
生回路40からのクロック信号を阻止するよう制御信号を
与える。この結果、入力信号が断となった後は計数回路
20にクロック信号が与えられず、入力断発生前の計数値
が保持されることになるので、この計数回路20の出力信
号をアナログ電圧に変換したＤ−Ａ変換器30の出力電圧
も入力断発生前の値を保持することになる。一方、第１
の位相比較回路１は、第２図に示すように変化点検出回
路11とＤ形フリップフロップ12により構成すれば、容易
に入力断時の出力電圧を制御中心値とすることが可能で
あるから、電圧加算回路３に加えられる２つの電圧は入
力断発生前後で変化しない。したがって、加算結果であ
る電圧制御発振器４の制御電圧も変化しないので、入力
断が発生した後も出力周波数は入力断発生前と等しくな
る。
以上説明したように本発明は、従来の回路に位相比較回
路、計数回路、Ｄ−Ａ変換器、クロック断検出回路、ク
ロック発生回路、ゲート回路、電圧加算回路を付加する
ことにより、入力信号が正常に加えられている時は、入
力信号と出力信号の間に定常位相差を発生せず、しかも
入力信号が断となった時もその出力周波数を入力断発生
前の値のまま保持する位相同期発振器を提供することが
できる効果がある。
路、計数回路、Ｄ−Ａ変換器、クロック断検出回路、ク
ロック発生回路、ゲート回路、電圧加算回路を付加する
ことにより、入力信号が正常に加えられている時は、入
力信号と出力信号の間に定常位相差を発生せず、しかも
入力信号が断となった時もその出力周波数を入力断発生
前の値のまま保持する位相同期発振器を提供することが
できる効果がある。
第１図は本発明の位相同期発振器の一実施例のブロック
図、第２図は第１の位相比較回路１の一例を示すブロッ
ク図、第３図は従来例のブロック図である。 １……第１の位相比較回路、 ２……ループフィルタ、 ３……電圧加算回路、 ４……電圧制御発振器、 10……第２の位相比較回路、 11……変化点検出回路、 12……Ｄ形フリップフロップ、 20……計数回路、 30……Ｄ−Ａ変換器、 40……クロック発生回路、 50……クロック断検出回路、 60……ゲート回路、 100……入力端子、 200……出力端子。
図、第２図は第１の位相比較回路１の一例を示すブロッ
ク図、第３図は従来例のブロック図である。 １……第１の位相比較回路、 ２……ループフィルタ、 ３……電圧加算回路、 ４……電圧制御発振器、 10……第２の位相比較回路、 11……変化点検出回路、 12……Ｄ形フリップフロップ、 20……計数回路、 30……Ｄ−Ａ変換器、 40……クロック発生回路、 50……クロック断検出回路、 60……ゲート回路、 100……入力端子、 200……出力端子。
Claims (1)
- 【請求項１】入力信号と出力信号の位相を比較して、そ
の位相差に対応する制御電圧を発生し、この制御電圧に
より前記位相差が小さくなるように、前記出力信号の周
波数を制御する位相同期発振器において、 制御電圧に応じて発振周波数が変化する電圧制御発振器
と、 前記入力信号と前記電圧制御発振器の出力信号の位相を
比較し、両者の位相差に応じた電圧を発生する第１の位
相比較回路と、 第１の位相比較回路の出力信号の不要な高周波成分を抑
圧するループフィルタと、 前記入力信号と前記電圧制御発振器の出力信号の位相を
比較し、両者の位相差に応じて２つの論理レベルを発生
する第２の位相比較回路と、 クロック信号を発生するクロック発生回路と、 前記入力信号の途絶を検出するクロック断検出回路と、 前記クロック断検出回路の出力信号を一方の入力とし、
前記クロック発生回路の出力信号を他方の入力とし、前
記クロック断検出回路の出力信号が入力信号の途絶を示
していないとき、前記クロック信号を通過させ、入力信
号の途絶を示しているとき前記クロック信号を阻止する
ゲート回路と、 前記第２の位相比較回路から与えられた論理レベルに応
じて、前記ゲート回路を通過してきた前記クロック信号
を加算計数または減算計数する計数回路と、 前記計数回路の出力信号を電圧に変換するＤ−Ａ変換器
と、 前記Ｄ−Ａ変換器の出力電圧と前記ループフィルタの出
力電圧とを加算し、これを前記制御電圧として前記電圧
制御発振器に与える電圧加算回路とを有する位相同期発
振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133481A JPH0691463B2 (ja) | 1988-05-30 | 1988-05-30 | 位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133481A JPH0691463B2 (ja) | 1988-05-30 | 1988-05-30 | 位相同期発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01300716A JPH01300716A (ja) | 1989-12-05 |
| JPH0691463B2 true JPH0691463B2 (ja) | 1994-11-14 |
Family
ID=15105779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133481A Expired - Lifetime JPH0691463B2 (ja) | 1988-05-30 | 1988-05-30 | 位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691463B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222519A (ja) * | 1990-01-29 | 1991-10-01 | Anritsu Corp | 位相同期発振器 |
-
1988
- 1988-05-30 JP JP63133481A patent/JPH0691463B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01300716A (ja) | 1989-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177731B1 (ko) | 망동기용 디지탈 위상동기루프 제어방법 | |
| US4791386A (en) | Digital phase-locked loop with random walk filter | |
| JPS6340370B2 (ja) | ||
| JPH10336025A (ja) | 位相同期ループのためのロック検出回路 | |
| EP0367548B1 (en) | Sync detection circuit for phase-locked loop having frequency divider | |
| JPH04357713A (ja) | 切換機能を有する基準信号発生回路 | |
| US4560950A (en) | Method and circuit for phase lock loop initialization | |
| JPH0691463B2 (ja) | 位相同期発振器 | |
| JPS5957530A (ja) | 位相同期回路 | |
| JP3356715B2 (ja) | Ｐｌｌ回路 | |
| JPH0734547B2 (ja) | ミューティング制御回路 | |
| JPS61248635A (ja) | デイジタル位相同期回路 | |
| US5715286A (en) | Digital phase synchronous circuit and data receiving circuit including the same | |
| JP2651688B2 (ja) | ディジタルｐｌｌ回路 | |
| JPH0818447A (ja) | Ｐｌｌ回路装置 | |
| JPH0349319A (ja) | 同期検出方式 | |
| KR100291004B1 (ko) | 입력 기준신호의 주파수 오프셋 검출장치 | |
| JPS5832343Y2 (ja) | 自動周波数調整解除装置 | |
| JPS6340929Y2 (ja) | ||
| JPH034619A (ja) | 位相同期回路 | |
| JP2002158581A (ja) | 周波数可変型ｐｌｌ回路 | |
| JPH05218856A (ja) | ディジタルチャージポンプ式ｐｌｌ回路 | |
| KR100346725B1 (ko) | 위상동기루우프회로 | |
| JPH02166833A (ja) | 位相同期回路 | |
| JPH0575454A (ja) | Ｐｌｌ回路 |