JPH0693228B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0693228B2 JPH0693228B2 JP62075360A JP7536087A JPH0693228B2 JP H0693228 B2 JPH0693228 B2 JP H0693228B2 JP 62075360 A JP62075360 A JP 62075360A JP 7536087 A JP7536087 A JP 7536087A JP H0693228 B2 JPH0693228 B2 JP H0693228B2
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- JP
- Japan
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- output
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- virtual
- directly
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、仮想計算機を実現することのできる情報処理
装置に関し、更に詳しく言えば、仮想計算機から要求さ
れた実資源に関する動作要求に対するシミュレーション
処理を高速に実行することを可能とする仮想計算機サポ
ート機能を有する情報処理装置に関する。
装置に関し、更に詳しく言えば、仮想計算機から要求さ
れた実資源に関する動作要求に対するシミュレーション
処理を高速に実行することを可能とする仮想計算機サポ
ート機能を有する情報処理装置に関する。
仮想計算機は、１台の計算機システム上に、仮想的に複
数個の計算機システムを実現することを可能とする技術
である。これを使うことにより、１台の計算機システム
において、親計算機の上で動く制御プログラム（以下
「親OS」と呼ぶ）のもとに、複数個の仮想計算機が実現
され、各仮想計算機上で各々のオペレーティング・シス
テム（以下「子OS」と呼ぶ）を走らせることができる。
仮想計算機システムは、既存のOSに何らの変更をも加え
ることなく、親OSのもとで、子OSとして動作させるよう
にしたものであり、これを実現するために、例えば次の
ような方法がとられている。
数個の計算機システムを実現することを可能とする技術
である。これを使うことにより、１台の計算機システム
において、親計算機の上で動く制御プログラム（以下
「親OS」と呼ぶ）のもとに、複数個の仮想計算機が実現
され、各仮想計算機上で各々のオペレーティング・シス
テム（以下「子OS」と呼ぶ）を走らせることができる。
仮想計算機システムは、既存のOSに何らの変更をも加え
ることなく、親OSのもとで、子OSとして動作させるよう
にしたものであり、これを実現するために、例えば次の
ような方法がとられている。
すなわち、仮想計算機上で実現される命令のうち、実マ
シン上の資源に直接動作を指令する命令（例えば、入出
力命令、ハードウェア・レジスタの制御命令等）が、特
権命令のうちのあるものに限られていることを利用し
て、仮想計算機上で特権命令が実行されると、親OSに対
して割り込みが発生するようにしておく。これにより、
親計算機上の親OSが発行された特権命令を解析し、この
特権命令で本来行うべき操作を親OSで疑似的に実行（シ
ミュレート）し、結果を仮想計算機上の子OSに反映させ
ることにより、あたかも仮想計算機にとっては、自分の
上で、特権命令を実行したかのように見せかけている。
シン上の資源に直接動作を指令する命令（例えば、入出
力命令、ハードウェア・レジスタの制御命令等）が、特
権命令のうちのあるものに限られていることを利用し
て、仮想計算機上で特権命令が実行されると、親OSに対
して割り込みが発生するようにしておく。これにより、
親計算機上の親OSが発行された特権命令を解析し、この
特権命令で本来行うべき操作を親OSで疑似的に実行（シ
ミュレート）し、結果を仮想計算機上の子OSに反映させ
ることにより、あたかも仮想計算機にとっては、自分の
上で、特権命令を実行したかのように見せかけている。
従来、仮想計算機は汎用大型計算機でより多く用いられ
てきたが、マイクロプロセッサを用いたシステムにおい
てもマルチOS等のニーズが増しており、仮想計算機が必
要とされつつある。マイクロプロセッサではデータ入出
力をメモリへの読み書きとする方式（以下メモリマップ
ド入出力と呼ぶ）を採っている場合があり、実マシン上
の資源に直接動作を指示する入出力が、特権命令によっ
てではなく単なるメモリに対する読み書きとして実行さ
れる点が異なる。従ってメモリマップド入出力を採用す
る計算機においては子OSのメモリに対する読み書き要求
に際し、要求されたアドレスが入出力装置のポート・ア
ドレスに対するものであれば、親OSに対して割り込みを
発生する手段を持つ必要がある。
てきたが、マイクロプロセッサを用いたシステムにおい
てもマルチOS等のニーズが増しており、仮想計算機が必
要とされつつある。マイクロプロセッサではデータ入出
力をメモリへの読み書きとする方式（以下メモリマップ
ド入出力と呼ぶ）を採っている場合があり、実マシン上
の資源に直接動作を指示する入出力が、特権命令によっ
てではなく単なるメモリに対する読み書きとして実行さ
れる点が異なる。従ってメモリマップド入出力を採用す
る計算機においては子OSのメモリに対する読み書き要求
に際し、要求されたアドレスが入出力装置のポート・ア
ドレスに対するものであれば、親OSに対して割り込みを
発生する手段を持つ必要がある。
ここで問題となるのは、入出力装置の中には、ある特定
の仮想計算機のみが専有して使用するものもあるという
ことである。例えば、大容量のハードディスクは複数の
仮想計算機が共有し、比較的小容量のフロッピィディス
ク装置は特定の仮想計算機が専有すること考えられる、
この場合、共有されたハードディスク装置に対する仮想
計算機からの入出力は、親OSに対して割り込みを発生
し、親OS上でシミュレートする必要がある。他方、特定
の仮想計算機が専有するフロッピィディスク装置に対す
る入出力は親OSがシミュレートしてもよいが、必ずしも
その必要はなく、専有している仮想計算機が直接入出力
を行ってもよい。
の仮想計算機のみが専有して使用するものもあるという
ことである。例えば、大容量のハードディスクは複数の
仮想計算機が共有し、比較的小容量のフロッピィディス
ク装置は特定の仮想計算機が専有すること考えられる、
この場合、共有されたハードディスク装置に対する仮想
計算機からの入出力は、親OSに対して割り込みを発生
し、親OS上でシミュレートする必要がある。他方、特定
の仮想計算機が専有するフロッピィディスク装置に対す
る入出力は親OSがシミュレートしてもよいが、必ずしも
その必要はなく、専有している仮想計算機が直接入出力
を行ってもよい。
むしろ、仮想計算機の入出力を親OS上でシミュレートす
ることは、直接仮想計算機が入出力を行う場合に比べ処
理時間の増大を招くため、その仮想計算機が直接入出力
を行うことが望ましいと考えられている。
ることは、直接仮想計算機が入出力を行う場合に比べ処
理時間の増大を招くため、その仮想計算機が直接入出力
を行うことが望ましいと考えられている。
本発明では、任意のメモリアドレスへの読み書き操作が
入出力に当たるかどうかを判定する第一の手段と、ある
装置への入出力として行うメモリ・アドレスへの読み書
きを直接仮想計算機が行うことができるかどうかを判定
する第二の手段と、直接仮想計算機が入出力することを
許されている装置への入出力を仮想計算機が処理する第
三の手段と、直接仮想計算機が入出力することを許され
ていない装置への入出力を親計算機に通知する第四の手
段とを備え、 前記第一の手段は、論理アドレスタグと物理ページアド
レス保持部と該物理ページが入出力空間であるかどうか
を示すフラグから構成されるエントリを備え、入力論理
アドレスに対して、対応する物理ページ番号及び物理ペ
ージに入出力ポートが含まれるかどうかの指示信号を出
力し、前記第二の手段は、直接仮想計算機が入出力可能
な入出力ポート論理アドレスを記憶する複数のエントリ
を備え、出力論理アドレスに対して、該入力論理アドレ
スが直接入出力可能な入出力ポートであるかどうかを判
定して出力し、前記第四の手段は、前記第一の手段から
の前記指示信号と、前記第二の手段からの出力である論
理アドレスが直接入力可能な入出力ポートであるかどう
かの判定結果とを入力とし、親計算機への割り込みを行
うかどうかの判定を行い、前記第三の手段は、前記第一
の手段の出力である論理アドレスに対応する物理アドレ
スと、前記第四の手段の出力である割り込みを行うかど
うかの判定結果とを入力信号として受け取り、メモリア
クセス及び入出力ポートへのアクセスを行うかの判定を
行うことで、仮想計算機上でのメモリへの読み書きとし
て行う入出力を直接仮想計算機が行うことを特徴とす
る。
入出力に当たるかどうかを判定する第一の手段と、ある
装置への入出力として行うメモリ・アドレスへの読み書
きを直接仮想計算機が行うことができるかどうかを判定
する第二の手段と、直接仮想計算機が入出力することを
許されている装置への入出力を仮想計算機が処理する第
三の手段と、直接仮想計算機が入出力することを許され
ていない装置への入出力を親計算機に通知する第四の手
段とを備え、 前記第一の手段は、論理アドレスタグと物理ページアド
レス保持部と該物理ページが入出力空間であるかどうか
を示すフラグから構成されるエントリを備え、入力論理
アドレスに対して、対応する物理ページ番号及び物理ペ
ージに入出力ポートが含まれるかどうかの指示信号を出
力し、前記第二の手段は、直接仮想計算機が入出力可能
な入出力ポート論理アドレスを記憶する複数のエントリ
を備え、出力論理アドレスに対して、該入力論理アドレ
スが直接入出力可能な入出力ポートであるかどうかを判
定して出力し、前記第四の手段は、前記第一の手段から
の前記指示信号と、前記第二の手段からの出力である論
理アドレスが直接入力可能な入出力ポートであるかどう
かの判定結果とを入力とし、親計算機への割り込みを行
うかどうかの判定を行い、前記第三の手段は、前記第一
の手段の出力である論理アドレスに対応する物理アドレ
スと、前記第四の手段の出力である割り込みを行うかど
うかの判定結果とを入力信号として受け取り、メモリア
クセス及び入出力ポートへのアクセスを行うかの判定を
行うことで、仮想計算機上でのメモリへの読み書きとし
て行う入出力を直接仮想計算機が行うことを特徴とす
る。
次に本発明の実施例について図面を参照して説明する。
第１図に本発明の一実施例のブロック図を示す。第１図
において、第一の手段に対応するアドレス変換部１は仮
想計算機がアクセスしようとする論理アドレス信号５を
物理アドレス信号６に変換する装置である。本実施例に
おいてはさらに与えられた論理アドレス信号５が入出力
装置のポート・アドレスもしくは入出力装置のポート・
アドレスを含むアドレス空間（以下入出力空間と呼ぶ）
であるかどうかを判定したポート・空間判別信号７が出
力される。
第１図に本発明の一実施例のブロック図を示す。第１図
において、第一の手段に対応するアドレス変換部１は仮
想計算機がアクセスしようとする論理アドレス信号５を
物理アドレス信号６に変換する装置である。本実施例に
おいてはさらに与えられた論理アドレス信号５が入出力
装置のポート・アドレスもしくは入出力装置のポート・
アドレスを含むアドレス空間（以下入出力空間と呼ぶ）
であるかどうかを判定したポート・空間判別信号７が出
力される。
第二の手段に対応する直接入出力判定部２では、ある仮
想計算機がアクセスしようとしている論理アドレス信号
５が、その仮想計算機が直接入出力することを許してい
る装置のポート・アドレスかどうかを判定した直接入出
力可否信号８が出力される。
想計算機がアクセスしようとしている論理アドレス信号
５が、その仮想計算機が直接入出力することを許してい
る装置のポート・アドレスかどうかを判定した直接入出
力可否信号８が出力される。
第三の手段に対応するメモリアクセス制御部３では、物
理アドレスに対して実際にメモリの読み書きおよび入出
力ポートへの読み書きが行われ、そのためのメモリアク
セス信号10が出力される。
理アドレスに対して実際にメモリの読み書きおよび入出
力ポートへの読み書きが行われ、そのためのメモリアク
セス信号10が出力される。
第四の手段に対応する割り込み判定部４では、入出力ポ
ートへのアドレスはどうかを示すポート・空間判別信号
７と、直接入出力可能かどうかを示す直接入出力可否信
号８から、親OSに対して割り込みを発生するかどうを決
定する割込み信号９が出力される。また、論理アドレス
信号５は、仮想計算機がアクセスしようとしている論理
アドレスを表しており、各仮想計算機を一意に識別する
ための仮想計算機識別子が付加されている場合もある。
ートへのアドレスはどうかを示すポート・空間判別信号
７と、直接入出力可能かどうかを示す直接入出力可否信
号８から、親OSに対して割り込みを発生するかどうを決
定する割込み信号９が出力される。また、論理アドレス
信号５は、仮想計算機がアクセスしようとしている論理
アドレスを表しており、各仮想計算機を一意に識別する
ための仮想計算機識別子が付加されている場合もある。
第２図は第１図による実施例のアドレス変換部１の説明
図であり、連想メモリ、高速アドレス変換機構と同様
に、アドレスタグ部11と、物理ページアドレス保持部12
とともに入出力ページ空間かどうかを示すフラグ保持部
13から構成される。エントリ番号選択信号14はアドレス
タグ部11でヒットしたエントリ番号を物理ページアドレ
ス保持部12と入出力ページ空間かどうかを示すフラグ保
持部13に伝え出力エントリを選択し、論理アドレス信号
６とポート・空間判別信号７とが出力される。
図であり、連想メモリ、高速アドレス変換機構と同様
に、アドレスタグ部11と、物理ページアドレス保持部12
とともに入出力ページ空間かどうかを示すフラグ保持部
13から構成される。エントリ番号選択信号14はアドレス
タグ部11でヒットしたエントリ番号を物理ページアドレ
ス保持部12と入出力ページ空間かどうかを示すフラグ保
持部13に伝え出力エントリを選択し、論理アドレス信号
６とポート・空間判別信号７とが出力される。
第３図は第１図による実施例の直接入出力判定部２の説
明図であり、物理和をとるゲート15と、直接入出力可能
な入出力装置のポート・アドレスを保持する複数のエン
トリ16と、複数の比較器17と、直接入出力可能な入出力
装置のポート・アドレスを書き換えるためのエントリ選
択線書き込み信号18・19とを備えている。論理アドレス
信号５は仮想計算機のアクセスに対して、一致するアド
レスが複数のエントリに登録されていた場合には出力に
ヒットしたことを示す直接入力可否信号８が得られる。
明図であり、物理和をとるゲート15と、直接入出力可能
な入出力装置のポート・アドレスを保持する複数のエン
トリ16と、複数の比較器17と、直接入出力可能な入出力
装置のポート・アドレスを書き換えるためのエントリ選
択線書き込み信号18・19とを備えている。論理アドレス
信号５は仮想計算機のアクセスに対して、一致するアド
レスが複数のエントリに登録されていた場合には出力に
ヒットしたことを示す直接入力可否信号８が得られる。
次に第１図を用いて本実施例の作動を説明する。
まず、ある仮想計算機上でアクセス要求のあった論理ア
ドレスを示す論理アドレス信号５が、アドレス変換部１
に入力される。このアドレス変換部１は入力された論理
アドレスをページ単位に物理アドレス変換して物理アド
レス信号６を出力するとともに、同様にページ単位に入
力された論理アドレスが入出力空間であるかどうかを判
定したポート・空間判別信号７を出力する。他方、その
仮想計算機上でアクセス要求のあった論理アドレス信号
５は直接入出力判定部２にも入力され、直接入出力判定
部２に登録されている直接入出力可能ポート・アドレス
と比較一致したエントリ選択線割込み信号18・19の有無
を示す直接入出力可否信号８が出力される。
ドレスを示す論理アドレス信号５が、アドレス変換部１
に入力される。このアドレス変換部１は入力された論理
アドレスをページ単位に物理アドレス変換して物理アド
レス信号６を出力するとともに、同様にページ単位に入
力された論理アドレスが入出力空間であるかどうかを判
定したポート・空間判別信号７を出力する。他方、その
仮想計算機上でアクセス要求のあった論理アドレス信号
５は直接入出力判定部２にも入力され、直接入出力判定
部２に登録されている直接入出力可能ポート・アドレス
と比較一致したエントリ選択線割込み信号18・19の有無
を示す直接入出力可否信号８が出力される。
次に、割り込み判定部４はアドレス変換部１からのポー
ト・空間判別信号７と、直接入出力判定部２からの直接
入出力可否信号８を受け取り、親OSへ割り込むべきかど
うかを判定し割込み信号９を生成する。親OSに割り込む
べきであると判定されるのは、仮想計算機上でアクセス
要求のあった論理アドレスが、入出力空間であって（ポ
ート・空間判別信号７から判明）かつ直接入出力可能ア
ドレスでない場合（直接入出力可否信号８から判明）で
ある。反対に入出力空間でありながら親OSへの割り込み
抑止されるのは、仮想計算機上でアクセス要求のあった
論理アドレスが、入出力空間であって（ポート・空間判
別信号７から判明）かつ直接入出力可能アドレスである
場合（直接入出力可否信号８から判明）である。
ト・空間判別信号７と、直接入出力判定部２からの直接
入出力可否信号８を受け取り、親OSへ割り込むべきかど
うかを判定し割込み信号９を生成する。親OSに割り込む
べきであると判定されるのは、仮想計算機上でアクセス
要求のあった論理アドレスが、入出力空間であって（ポ
ート・空間判別信号７から判明）かつ直接入出力可能ア
ドレスでない場合（直接入出力可否信号８から判明）で
ある。反対に入出力空間でありながら親OSへの割り込み
抑止されるのは、仮想計算機上でアクセス要求のあった
論理アドレスが、入出力空間であって（ポート・空間判
別信号７から判明）かつ直接入出力可能アドレスである
場合（直接入出力可否信号８から判明）である。
その他の信号の組合せには、ポート・空間判別信号７が
入出力空間でないことを表し、かつ直接入出力可否信号
８も直接入出力可能アドレスでないことを表す場合（単
なるメモリ参照）がある。またポート・空間判別信号７
が入出力空間でないことを表し、かつ直接入出力可否信
号８は直接入出力可能アドレスでないことを表す場合
（意味がなく例外事象）もある。これらの場合には、親
OSにおいて入出力をシミュレートするための割り込みは
生成されない。
入出力空間でないことを表し、かつ直接入出力可否信号
８も直接入出力可能アドレスでないことを表す場合（単
なるメモリ参照）がある。またポート・空間判別信号７
が入出力空間でないことを表し、かつ直接入出力可否信
号８は直接入出力可能アドレスでないことを表す場合
（意味がなく例外事象）もある。これらの場合には、親
OSにおいて入出力をシミュレートするための割り込みは
生成されない。
最後に、割り込み判定部の出力（割り込み信号９）はメ
モリアクセスを制御するユニット及び割り込み受理分に
送られる。メモリアクセス制御部は割り込みを受け取ら
ない限り実際にメモリの読み書き、入出力ポート・アド
レスへの読み書きを行う。
モリアクセスを制御するユニット及び割り込み受理分に
送られる。メモリアクセス制御部は割り込みを受け取ら
ない限り実際にメモリの読み書き、入出力ポート・アド
レスへの読み書きを行う。
以上述べたように、本発明は任意のメモリアドレスへの
読み書き操作が入出力に当たるかどうかを判定する第一
の手段と、ある装置への入出力として行うメモリ・アド
レスへの読み書きを直接仮想計算機が行うことができる
かどうかを判定する第二の手段と、直接仮想計算機が入
出力することを許されている装置への入出力を仮想計算
機が処理する第三の手段と、直接仮想計算機が入出力す
ることを許されていない装置への入出力を親計算機に通
知する第四の手段とを有しているので、仮想計算機上で
のメモリへの読み書きとして行う入出力を、直接仮想計
算機が行うことを可能とし、特定の仮想計算機が比較的
長い時間専有して使用する装置への入出力処理を高速化
できるという効果がある。
読み書き操作が入出力に当たるかどうかを判定する第一
の手段と、ある装置への入出力として行うメモリ・アド
レスへの読み書きを直接仮想計算機が行うことができる
かどうかを判定する第二の手段と、直接仮想計算機が入
出力することを許されている装置への入出力を仮想計算
機が処理する第三の手段と、直接仮想計算機が入出力す
ることを許されていない装置への入出力を親計算機に通
知する第四の手段とを有しているので、仮想計算機上で
のメモリへの読み書きとして行う入出力を、直接仮想計
算機が行うことを可能とし、特定の仮想計算機が比較的
長い時間専有して使用する装置への入出力処理を高速化
できるという効果がある。
第１図は本発明の情報処理装置の一実施例の構成を示す
ブロック図、第２図は本発明におけるアドレス変換部の
説明図、第３図は本発明における直接入出力判定部の説
明図。 図において、１……アドレス変換部、２……直接入出力
判定部、３……メモリ・アクセス制御部、４……割り込
み判定部。
ブロック図、第２図は本発明におけるアドレス変換部の
説明図、第３図は本発明における直接入出力判定部の説
明図。 図において、１……アドレス変換部、２……直接入出力
判定部、３……メモリ・アクセス制御部、４……割り込
み判定部。
Claims (1)
- 【請求項１】１台の計算機システム上で複数個の仮想計
算機を実現するメモリマップド入出力を有する仮想計算
機システムにおいて、 任意のメモリアドレスへの読み書き操作が入出力に当た
るかどうかを判定する第一の手段と、ある装置への入出
力として行うメモリ・アドレスへの読み書きを直接仮想
計算機が行うことができるかどうかを判定する第二の手
段と、直接仮想計算機が入出力することを許されている
装置への入出力を仮想計算機が処理する第三の手段と、
直接仮想計算機が入出力することを許されていない装置
への入出力を親計算機に通知する第四の手段とを備え、 前記第一の手段は、論理アドレスタグと物理ページアド
レス保持部と該物理ページが入出力空間であるかどうか
を示すフラグから構成されるエントリを備え、入力論理
アドレスに対して、対応する物理ページ番号及び該物理
ページに入出力ポートが含まれるかどうかの指示信号を
出力し、前記第二の手段は、直接仮想計算機が入出力可
能な入出力ポート論理アドレスを記憶する複数のエント
リを備え、入力論理アドレスに対して、該入力論理アド
レスが直接入出力可能な入出力ポートであるかどうかを
判定して出力し、前記第四の手段は、前記第一の手段か
らの前記指示信号と、前記第二の手段からの出力である
論理アドレスが直接入力可能な入出力ポートであるかど
うかの判定結果とを入力とし、親計算機への割り込みを
行うかどうかの判定を行い、前記第三の手段は、前記第
一の手段の出力である論理アドレスに対応する物理アド
レスと、前記第四の手段の出力である割り込みを行うか
どうかの判定結果とを入力信号として受け取り、メモリ
アクセス及び入出力ポートへのアクセスを行うかの判定
を行うことで、仮想計算機上でのメモリへの読み書きと
して行う入出力を直接仮想計算機が行うことを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075360A JPH0693228B2 (ja) | 1987-03-27 | 1987-03-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075360A JPH0693228B2 (ja) | 1987-03-27 | 1987-03-27 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240637A JPS63240637A (ja) | 1988-10-06 |
| JPH0693228B2 true JPH0693228B2 (ja) | 1994-11-16 |
Family
ID=13573977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075360A Expired - Lifetime JPH0693228B2 (ja) | 1987-03-27 | 1987-03-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693228B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638238B2 (ja) * | 1984-02-06 | 1994-05-18 | 株式会社日立製作所 | 仮想計算機システム |
-
1987
- 1987-03-27 JP JP62075360A patent/JPH0693228B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63240637A (ja) | 1988-10-06 |
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