JPH0693231B2 - キヤツシユ記憶装置の擬似障害発生方式 - Google Patents
キヤツシユ記憶装置の擬似障害発生方式Info
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- JPH0693231B2 JPH0693231B2 JP62031616A JP3161687A JPH0693231B2 JP H0693231 B2 JPH0693231 B2 JP H0693231B2 JP 62031616 A JP62031616 A JP 62031616A JP 3161687 A JP3161687 A JP 3161687A JP H0693231 B2 JPH0693231 B2 JP H0693231B2
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- Japan
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- level
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- pseudo fault
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Links
- 238000000034 method Methods 0.000 title claims description 4
- 230000006870 function Effects 0.000 claims description 13
- 238000012360 testing method Methods 0.000 claims description 9
- 230000010365 information processing Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，同一アドレスが複数のレベルを持つキャッシ
ュ記憶のエラー処理機能を試験するために，擬似障害を
発生する機能を有する情報処理装置に関する。
ュ記憶のエラー処理機能を試験するために，擬似障害を
発生する機能を有する情報処理装置に関する。
従来，この種の情報処理装置は，第３図に示される構成
を有している。ここで説明するキャッシュ記憶３は４レ
ベルの場合である。通常の動作，すなわち擬似障害を使
用してエラー処理機能を試験する以外の動作では，デグ
レードレジスタ４のレベル0,1,2,3の内容は全て“0"で
あり，キャッシュ記憶３の全レベルを使用している事を
示し、インバータゲート81〜84の出力は“1"となる。ま
た，診断制御部１内の擬似障害指示フラグ６の内容も，
擬似障害指示レベルレジスタ７の各レベルの内容も全て
“0"であり，擬似障害でないことを示し，アンドゲート
12〜15の出力である各レベルの擬似障害指示信号16〜19
は“0"となる。これ等のことにより，パリティチェック
回路31〜34の出力は，オア回路35〜38,アンド回路41〜4
4を通って，そのまま各レベルのEIF45〜48に入力され
る。よって各レベルのデータはチェック可能な状態で動
作する。
を有している。ここで説明するキャッシュ記憶３は４レ
ベルの場合である。通常の動作，すなわち擬似障害を使
用してエラー処理機能を試験する以外の動作では，デグ
レードレジスタ４のレベル0,1,2,3の内容は全て“0"で
あり，キャッシュ記憶３の全レベルを使用している事を
示し、インバータゲート81〜84の出力は“1"となる。ま
た，診断制御部１内の擬似障害指示フラグ６の内容も，
擬似障害指示レベルレジスタ７の各レベルの内容も全て
“0"であり，擬似障害でないことを示し，アンドゲート
12〜15の出力である各レベルの擬似障害指示信号16〜19
は“0"となる。これ等のことにより，パリティチェック
回路31〜34の出力は，オア回路35〜38,アンド回路41〜4
4を通って，そのまま各レベルのEIF45〜48に入力され
る。よって各レベルのデータはチェック可能な状態で動
作する。
次に，キャッシュ記憶３のリードでいづれかのレベルに
パリティエラーを起こした場合に作動するエラー処理機
能が正常であるかどうかを確かめる為に，擬似障害すな
わちリードデータを強制的にパリティエラーさせるか，
強制的にEIFを点灯させる事で試験を行う場合の動作に
ついて説明する。診断制御部１は，擬似障害指示レベル
レジスタ７の擬似障害を起こそうとするレベル，例えば
レベル０に“1"を入れ，擬似障害指示フラグ６に“1"を
入れた場合，アンドゲート12の出力であるレベル０擬似
障害指示信号16が“1"となる。擬似障害指示レベルレジ
スタ７の他のレベルの内容は“0",デグレードレベルレ
ジスタ４の内容は全て“0"であるから，レベル１〜３擬
似障害指示信号17〜19が“0",インバータゲート81〜84
の出力は“1",パリティチェック回路31〜34の出力は
“0"であるので，オアゲート35とアンドゲート41の出力
は“1"となり，レベル0EIFが“1"となる。このことによ
り，レベル０のパリティエラーが報告され，エラー処理
機能が動作するので，その動作が正常かどうかの試験が
行える。レベル０のパリティエラーを起こした後は，診
断制御部１がデグレードレベルレジスタ４のレベル０に
“1"を入れ，アンドゲート41の出力を常に“0"とし，レ
ベル０のパリティエラーを報告しないようにする。
パリティエラーを起こした場合に作動するエラー処理機
能が正常であるかどうかを確かめる為に，擬似障害すな
わちリードデータを強制的にパリティエラーさせるか，
強制的にEIFを点灯させる事で試験を行う場合の動作に
ついて説明する。診断制御部１は，擬似障害指示レベル
レジスタ７の擬似障害を起こそうとするレベル，例えば
レベル０に“1"を入れ，擬似障害指示フラグ６に“1"を
入れた場合，アンドゲート12の出力であるレベル０擬似
障害指示信号16が“1"となる。擬似障害指示レベルレジ
スタ７の他のレベルの内容は“0",デグレードレベルレ
ジスタ４の内容は全て“0"であるから，レベル１〜３擬
似障害指示信号17〜19が“0",インバータゲート81〜84
の出力は“1",パリティチェック回路31〜34の出力は
“0"であるので，オアゲート35とアンドゲート41の出力
は“1"となり，レベル0EIFが“1"となる。このことによ
り，レベル０のパリティエラーが報告され，エラー処理
機能が動作するので，その動作が正常かどうかの試験が
行える。レベル０のパリティエラーを起こした後は，診
断制御部１がデグレードレベルレジスタ４のレベル０に
“1"を入れ，アンドゲート41の出力を常に“0"とし，レ
ベル０のパリティエラーを報告しないようにする。
デグレードレベルレジスタ４の出力は，図示してはいな
いが，キャッシュ記憶３のヒット制御にも送られてお
り，デグレードレベルレジスタ４で“1"となったレベル
はヒットをしない様に制御される。デグレードレベルレ
ジスタ４のレベル０に“1"を入れることにより，キャッ
シュ記憶３のレベル０を切離した後は，診断制御部１
は，レベル０と同様のことをレベル1,2,3についても行
い，どのレベルでパリティエラーしてもエラー処理機能
が正常に動作するかを試験する。ここではキャッシュ記
憶が４レベルの場合で説明したが，従来の技術では第３
図のレベル０〜３擬似障害指示信号16〜19が示すとお
り，診断制御部１とキャッシュ記憶装置２の間にレベル
の数だけのインタフェースを張ることになる。
いが，キャッシュ記憶３のヒット制御にも送られてお
り，デグレードレベルレジスタ４で“1"となったレベル
はヒットをしない様に制御される。デグレードレベルレ
ジスタ４のレベル０に“1"を入れることにより，キャッ
シュ記憶３のレベル０を切離した後は，診断制御部１
は，レベル０と同様のことをレベル1,2,3についても行
い，どのレベルでパリティエラーしてもエラー処理機能
が正常に動作するかを試験する。ここではキャッシュ記
憶が４レベルの場合で説明したが，従来の技術では第３
図のレベル０〜３擬似障害指示信号16〜19が示すとお
り，診断制御部１とキャッシュ記憶装置２の間にレベル
の数だけのインタフェースを張ることになる。
上述した従来の擬似障害発生方式では，キャッシュ記憶
のレベルの数と同じだけ，擬似障害指示レベルレジスタ
のレベル数と診断制御部とキャッシュ記憶装置間の擬似
障害指示信号の数がなくてはならず，キャッシュ記憶の
レベルが多い場合にはハードウェア，インタフェースの
増加に繋がるという欠点がある。従って，通常の動作や
処理速度に関係しない機能回路のハードウェアやインタ
フェースをできるだけ少くしたい場合には不都合であ
る。
のレベルの数と同じだけ，擬似障害指示レベルレジスタ
のレベル数と診断制御部とキャッシュ記憶装置間の擬似
障害指示信号の数がなくてはならず，キャッシュ記憶の
レベルが多い場合にはハードウェア，インタフェースの
増加に繋がるという欠点がある。従って，通常の動作や
処理速度に関係しない機能回路のハードウェアやインタ
フェースをできるだけ少くしたい場合には不都合であ
る。
本発明によるキャッシュ記憶装置の擬似障害発生方式
は，同一アドレスが複数のレベルを持つキャッシュ記憶
のエラー処理機能を試験するために，擬似障害を発生す
る機能を有する情報処理装置において，擬似障害を上記
複数レベルのうちのどのレベルに起こすかをパルス幅に
て指示する手段と，前記指示のパルス幅から擬似障害を
起こすレベルを求める手段を有している。
は，同一アドレスが複数のレベルを持つキャッシュ記憶
のエラー処理機能を試験するために，擬似障害を発生す
る機能を有する情報処理装置において，擬似障害を上記
複数レベルのうちのどのレベルに起こすかをパルス幅に
て指示する手段と，前記指示のパルス幅から擬似障害を
起こすレベルを求める手段を有している。
次に，本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す図である。従来技術と
同様に，キャッシュ記憶３は４レベルのものを示してあ
る。
同様に，キャッシュ記憶３は４レベルのものを示してあ
る。
擬似障害を起こしてエラー処理機能を試験する時以外
は，診断制御部１内の擬似障害指示フラグ６の内容は
“0"であるので，擬似障害指示信号11が“0",擬似障害
指示受付フラグ９も“0"となり，アンドゲート72,61〜6
4の出力も全て“0"となる。また，デグレードレベルレ
ジスタ４の内容も全て“0"であるので，インバータゲー
ト81〜84の出力は全て“1"となり，パリティチェック回
路31〜34の出力はオアゲート35〜38,アンドゲート41〜4
4を通って，そのまま各レベルのEIF45〜48に出力され
る。よって各レベルのデータはチェック可能な状態で動
作する。
は，診断制御部１内の擬似障害指示フラグ６の内容は
“0"であるので，擬似障害指示信号11が“0",擬似障害
指示受付フラグ９も“0"となり，アンドゲート72,61〜6
4の出力も全て“0"となる。また，デグレードレベルレ
ジスタ４の内容も全て“0"であるので，インバータゲー
ト81〜84の出力は全て“1"となり，パリティチェック回
路31〜34の出力はオアゲート35〜38,アンドゲート41〜4
4を通って，そのまま各レベルのEIF45〜48に出力され
る。よって各レベルのデータはチェック可能な状態で動
作する。
次に，擬似障害を起こしてエラー処理機能を試験する場
合について説明する。エラー処理機能を試験するための
擬似障害を発生させる初期の状態として各レベルのパリ
ティチェック回路31〜34の出力は全て“0",デグレード
レジスタ４の内容は全て“0",擬似障害指示フラグ６の
内容が“0",擬似障害受信用カウンタ5,擬似障害指示受
付フラグ9,擬似障害送信用カウンタ８の内容も全て“0"
である。尚，擬似障害送受信カウンタ８及び５のビット
数をｋとすれば,nレベルのキャッシュ記憶ではｋ＝log2
nで求められる。
合について説明する。エラー処理機能を試験するための
擬似障害を発生させる初期の状態として各レベルのパリ
ティチェック回路31〜34の出力は全て“0",デグレード
レジスタ４の内容は全て“0",擬似障害指示フラグ６の
内容が“0",擬似障害受信用カウンタ5,擬似障害指示受
付フラグ9,擬似障害送信用カウンタ８の内容も全て“0"
である。尚，擬似障害送受信カウンタ８及び５のビット
数をｋとすれば,nレベルのキャッシュ記憶ではｋ＝log2
nで求められる。
今，レベル０に擬似障害を起こすとする。擬似障害指示
レベルレジスタ７に“0"“0"（レベル０を示す）を入
れ，擬似障害指示フラグ６を“1"とする。この時，擬似
障害指示レベルレジスタ７の値が“0"“0",擬似障害送
信用カウンタ８の内容も“0"“0"であるので，比較器10
の出力は“1"となる。よって擬似障害指示フラグ６のリ
セット条件が成立しているので，マシンのクロックが１
クロック進むと擬似障害指示フラグ６の値が“1"から
“0"となり,1マシンサイクルのみ擬似障害指示信号11が
“1"となる。よって擬似障害指示受付フラグ９が“1"と
なる１マシンサイクルのみ“1"のパルスであるから，擬
似障害指示受付フラグ９が“1"のときはインバータゲー
ト71の出力が“1"であるので，アンドゲート72の出力は
“1"となる。また，この時，擬似障害受信用カウンタの
内容は“0"“0"であるので，反転出力付アンドゲート5
1,52の非反転出力側は共に“0",反転出力側は共に“1"
となり，アンドゲート61〜64の出力はそれぞれ“1"“0"
“0"“0"となる。そして，デグレードレベルレジスタ４
の内容は全て“0"であるのでインバータゲート81〜84の
出力は全て“1"となり，アンドゲート61〜64の出力はオ
アゲート35〜38,アンドゲート41〜44を通って，各レベ
ルのEIF45〜48に出力されるので，レベル0EIFのみが
“1"となり，レベル０のパリティエラーとして処理され
る。
レベルレジスタ７に“0"“0"（レベル０を示す）を入
れ，擬似障害指示フラグ６を“1"とする。この時，擬似
障害指示レベルレジスタ７の値が“0"“0",擬似障害送
信用カウンタ８の内容も“0"“0"であるので，比較器10
の出力は“1"となる。よって擬似障害指示フラグ６のリ
セット条件が成立しているので，マシンのクロックが１
クロック進むと擬似障害指示フラグ６の値が“1"から
“0"となり,1マシンサイクルのみ擬似障害指示信号11が
“1"となる。よって擬似障害指示受付フラグ９が“1"と
なる１マシンサイクルのみ“1"のパルスであるから，擬
似障害指示受付フラグ９が“1"のときはインバータゲー
ト71の出力が“1"であるので，アンドゲート72の出力は
“1"となる。また，この時，擬似障害受信用カウンタの
内容は“0"“0"であるので，反転出力付アンドゲート5
1,52の非反転出力側は共に“0",反転出力側は共に“1"
となり，アンドゲート61〜64の出力はそれぞれ“1"“0"
“0"“0"となる。そして，デグレードレベルレジスタ４
の内容は全て“0"であるのでインバータゲート81〜84の
出力は全て“1"となり，アンドゲート61〜64の出力はオ
アゲート35〜38,アンドゲート41〜44を通って，各レベ
ルのEIF45〜48に出力されるので，レベル0EIFのみが
“1"となり，レベル０のパリティエラーとして処理され
る。
ここでデグレードレベルレジスタ４のレベル０に“1"を
入れる。デグレードレベルレジスタ４の出力は，図示し
ていないが，キャッシュ記憶３のヒット制御にも送られ
ており，アンドゲート41を常に“0"とするとともに，レ
ベル０のヒットを抑止するように働く。
入れる。デグレードレベルレジスタ４の出力は，図示し
ていないが，キャッシュ記憶３のヒット制御にも送られ
ており，アンドゲート41を常に“0"とするとともに，レ
ベル０のヒットを抑止するように働く。
レベル０の切離しを行った後に，レベル２に擬似障害を
起こすとする。デグレードレベルレジスタ４のレベル０
に“1"が入っている他は前述した初期状態にする。この
状態で擬似障害指示フラグ６に“1"を入れ，且つ擬似障
害指示レベルレジスタ７にレベル２を示す“1"“0"を入
れる。この時，擬似障害指示フラグ６の出力である擬似
障害送信用カウンタ８はセット状態となる。この状態で
１マシンサイクル後には擬似障害送信用カウンタ８の内
容は“0"“1"となり，さらに１マシンサイクル後には
“1"“0"となる。この時，擬似障害指示レベルレジスタ
７と擬似障害送信用カウンタ８の内容が一致する為，比
較器10の出力が“1"となり，擬似障害指示フラグ６のリ
セット条件が成立する。よって，さらに１マシンサイク
ル後に擬似障害指示フラグ６が“0"となるので，合計３
マシンサイクルの間擬似障害指示信号11が“1"となる。
起こすとする。デグレードレベルレジスタ４のレベル０
に“1"が入っている他は前述した初期状態にする。この
状態で擬似障害指示フラグ６に“1"を入れ，且つ擬似障
害指示レベルレジスタ７にレベル２を示す“1"“0"を入
れる。この時，擬似障害指示フラグ６の出力である擬似
障害送信用カウンタ８はセット状態となる。この状態で
１マシンサイクル後には擬似障害送信用カウンタ８の内
容は“0"“1"となり，さらに１マシンサイクル後には
“1"“0"となる。この時，擬似障害指示レベルレジスタ
７と擬似障害送信用カウンタ８の内容が一致する為，比
較器10の出力が“1"となり，擬似障害指示フラグ６のリ
セット条件が成立する。よって，さらに１マシンサイク
ル後に擬似障害指示フラグ６が“0"となるので，合計３
マシンサイクルの間擬似障害指示信号11が“1"となる。
この信号はキャッシュ記憶装置２に送られると，第２図
に示す様に，インバータゲート71の出力が３マシンサイ
クルだけ“0"となるのに対し，擬似障害指示受付フラグ
９の出力は１マシンサイクル遅れて３マシンサイクルだ
け“1"となるので，アンドゲート72の出力は擬似障害指
示受付フラグ９が“1"となっている３マシンサイクルの
うち最後の１マシンサイクルと同じ期間“1"となる。擬
似障害指示受付フラグ９の出力は，擬似障害受信用カウ
ンタ５のセット条件となっているため,3マシンサイクル
分つまり“1"“1"となるまでカウントアップする。この
期間，先に述べたアンドゲート72の出力が“1"となっ
て，アンドゲート61〜64を有効とするのは擬似障害受信
用カウンタ５の内容が“1"“0"の時であり，アンドゲー
ト63のみが“1"となり，アンドゲート61,62,64は“0"の
ままとなる。よってオアゲート35〜38の出力は“0"“0"
“1"“0"となり，デグレードレベルレジスタ４のレベル
０のみが“1"であるから，アンドゲート41〜44のうちア
ンドゲート43のみが“1"となり，レベル２のEIF47が
“1"となり，レベル２のエラーとなる。
に示す様に，インバータゲート71の出力が３マシンサイ
クルだけ“0"となるのに対し，擬似障害指示受付フラグ
９の出力は１マシンサイクル遅れて３マシンサイクルだ
け“1"となるので，アンドゲート72の出力は擬似障害指
示受付フラグ９が“1"となっている３マシンサイクルの
うち最後の１マシンサイクルと同じ期間“1"となる。擬
似障害指示受付フラグ９の出力は，擬似障害受信用カウ
ンタ５のセット条件となっているため,3マシンサイクル
分つまり“1"“1"となるまでカウントアップする。この
期間，先に述べたアンドゲート72の出力が“1"となっ
て，アンドゲート61〜64を有効とするのは擬似障害受信
用カウンタ５の内容が“1"“0"の時であり，アンドゲー
ト63のみが“1"となり，アンドゲート61,62,64は“0"の
ままとなる。よってオアゲート35〜38の出力は“0"“0"
“1"“0"となり，デグレードレベルレジスタ４のレベル
０のみが“1"であるから，アンドゲート41〜44のうちア
ンドゲート43のみが“1"となり，レベル２のEIF47が
“1"となり，レベル２のエラーとなる。
以上のことより，レベル0,レベル２の擬似障害を任意に
設定できたことがわかる。レベル1,3についても同様の
ことが言え，任意のレベルに擬似障害を設定可能とな
る。
設定できたことがわかる。レベル1,3についても同様の
ことが言え，任意のレベルに擬似障害を設定可能とな
る。
以上説明したように，本発明は，擬似障害を複数レベル
のうちどのレベルに起こすかをパルス幅にて指示する手
段と，指示のパルス幅から擬似障害と起こすレベルを求
める手段を有する構成とすることにより，キャッシュ記
憶のレベル数が幾つになろうとも１本の擬似障害指示信
号で擬似障害を起こせるという効果がある。又，任意の
レベルに擬似障害を起こせるという効果がある。
のうちどのレベルに起こすかをパルス幅にて指示する手
段と，指示のパルス幅から擬似障害と起こすレベルを求
める手段を有する構成とすることにより，キャッシュ記
憶のレベル数が幾つになろうとも１本の擬似障害指示信
号で擬似障害を起こせるという効果がある。又，任意の
レベルに擬似障害を起こせるという効果がある。
第１図は本発明の一実施例を示す図，第２図は第１図の
動作の一例を示すタイムチャート，第３図は従来技術を
示す図である。 １……診断制御部,2……キャッシュ記憶装置,3……キャ
ッシュ記憶,4……デグレードレベルレジスタ,5……擬似
障害受信用カウンタ,6……擬似障害指示フラグ,7……擬
似障害指示レベルレジスタ,8……擬似障害送信用カウン
タ,9……擬似障害指示受付フラグ,10……比較器,11……
擬似障害指示信号,31〜34……パリティチェック回路,35
〜38……オアゲート,41〜44……アンドゲート,45……レ
ベル0EIF,46……レベル1EIF,47……レベル2EIF,48……
レベル3EIF,51〜52……反転出力付アンドゲート,61〜6
4,72……アンドゲート,71,81〜84……インバータゲー
ト。
動作の一例を示すタイムチャート，第３図は従来技術を
示す図である。 １……診断制御部,2……キャッシュ記憶装置,3……キャ
ッシュ記憶,4……デグレードレベルレジスタ,5……擬似
障害受信用カウンタ,6……擬似障害指示フラグ,7……擬
似障害指示レベルレジスタ,8……擬似障害送信用カウン
タ,9……擬似障害指示受付フラグ,10……比較器,11……
擬似障害指示信号,31〜34……パリティチェック回路,35
〜38……オアゲート,41〜44……アンドゲート,45……レ
ベル0EIF,46……レベル1EIF,47……レベル2EIF,48……
レベル3EIF,51〜52……反転出力付アンドゲート,61〜6
4,72……アンドゲート,71,81〜84……インバータゲー
ト。
Claims (1)
- 【請求項１】同一アドレスが複数のレベルを持つキャッ
シュ記憶のエラー処理機能を試験するために，擬似障害
を発生する機能を有する情報処理装置において，擬似障
害を上記複数レベルのうちどのレベルに起こすかをパル
ス幅にて指示する手段と，前記指示のパルス幅から擬似
障害を起こすレベルを求める手段を有することを特徴と
するキャッシュ記憶装置の擬似障害発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031616A JPH0693231B2 (ja) | 1987-02-16 | 1987-02-16 | キヤツシユ記憶装置の擬似障害発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031616A JPH0693231B2 (ja) | 1987-02-16 | 1987-02-16 | キヤツシユ記憶装置の擬似障害発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63200250A JPS63200250A (ja) | 1988-08-18 |
| JPH0693231B2 true JPH0693231B2 (ja) | 1994-11-16 |
Family
ID=12336144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031616A Expired - Lifetime JPH0693231B2 (ja) | 1987-02-16 | 1987-02-16 | キヤツシユ記憶装置の擬似障害発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693231B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007096997A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ制御装置およびメモリ制御方法 |
| JP4369523B2 (ja) | 2006-02-27 | 2009-11-25 | 富士通株式会社 | 縮退制御装置 |
-
1987
- 1987-02-16 JP JP62031616A patent/JPH0693231B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63200250A (ja) | 1988-08-18 |
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