JPH0693460B2 - バイポーラトランジスタの製造方法 - Google Patents

バイポーラトランジスタの製造方法

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JPH0693460B2
JPH0693460B2 JP2007275A JP727590A JPH0693460B2 JP H0693460 B2 JPH0693460 B2 JP H0693460B2 JP 2007275 A JP2007275 A JP 2007275A JP 727590 A JP727590 A JP 727590A JP H0693460 B2 JPH0693460 B2 JP H0693460B2
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デヴイド・ルイース・ハーラメ
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般に高性能バイポーラ・トランジスタに関
し、詳しくは、寄生（パラスティック）ベース・コレク
タ・キャパシタンスが減少したバイポーラ・トランジス
タ構造の製造方法に関するものである。
B.従来の技術 本明細書に記載するデバイスは、高性能バイポーラ・ト
ランジスタの諸要件を満たすことを目的としている。こ
れらの要件には、自己整列したエミッタ接点及びベース
接点のベース幅が600Å程度であること、及び寄生キャ
パシタンスを最小にすることなどがある。さらに、バイ
ポーラ・トランジスタは、垂直プロフィルを向上させる
ために、エピタキシャル技法をますます使用するように
なると予想される。バイポーラ・トランジスタはまた、
ベース／コレクタ間キャパシタンス（Ｃbc）とベース抵
抗（Ｒｂ）を減少させるため、エクストリンシックベー
ス拡散領域が最小の結合を必要とする。1987年２月25日
に開催されたIEEE際ソリッド・ステート会議（IEEE Int
ernational Solid State Conference）で発表されたワ
シオ（Washio）他の論文に記載されている、SELECT（自
己整列エッジ接触技術）構造などの他のバイポーラ構造
が、同様の目標を達成するために考案されているが、本
発明では、独自で有利な構造ならびにこのような構造を
製造する独自で有利な手法を例示する。SELECT構造は、
一種のSICOS（側壁ベース接点構造）である。SICOSにつ
いては、IEDM、1986年、pp.472−475に所載の中村他の
論文に記載されている。
ただし、SICOSに準拠したトランジスタは、加工上の問
題がある。たとえば、エクストリンシックベースポリシ
リコンとコレクタ、すなわちＰ型基板の間のパッド酸化
物は、完全な熱酸化物である。SICOSはトランジスタの
サブコレクタはパターン付けされているので、完全な熱
酸化物を使用すると、Ｐ型基板上にある酸化物の厚さと
N+サブコレクタ上にある酸化物の厚さとの間に差がで
き、後者の方が前者よりも２倍も厚くなる。したがっ
て、エクストリンシックベース/P型基板間キャパシタン
スが増加する。
SICOS構造では、J.A.アッペルス（Appels）、E.コーイ
（Kooi）、M.M.パッフェーン（Paffen）、J.J.H.シャト
ルジ（Schatorji）及びW.H.C.G.フェルキュイレン（Ver
kuylen）の論文「シリコンの局部的酸化と半導体デバイ
ス技術におけるその応用（Local Oxidation of Silicon
and its Application in SemictnduchorDevice Techno
logy）」、Philips Res.Rep.,Vol.5（1970年）、p.118
に記載されているLOCOS（シリコンの局部的酸化）方式
が、エクストリンシックベース・ポリシリコンからＮコ
レクタを絶縁するのに使用される。この方法では、薄い
パッド酸化物上に窒化物を付着しパターン付けする。そ
の後の熱酸化により、フィールド酸化物が、当本技術分
野でバード・ヘッド及びバード・ピークと呼ばれている
領域と共に形成される。エクストリンシックスベース・
ポリシリコンを付着する前に、窒化物／酸化物をペデス
タルの両側から取り除く。酸化物はBHF（緩衝フッ化水
素酸）に「浸して」除去しなければならない。このエッ
チング処理時に、先細のバード・ピークにより、酸化物
／シリコン境界の正確な位置がはっきりわからなくな
る。したがって、接触を確実にするため、余分な浸漬処
理と、シリコン・ペデスタルの側部に「深い」エクスト
リンシックベース接点が必要となる。これは２つの望ま
しくない結果を招く。第１に、それがエクストリンシッ
クベース／コレクタ接点の領域まで延び、デバイスのキ
ャパシタンスを増加させてしまう。第２に、すべての高
性能トランジスタは、そのベースの下でコレクタ濃度を
増す必要がある。シリコン・ペデスタルの内部にインプ
ラント領域をパターン付けし、P+エクストリンシックベ
ース/Nコレクタ間のインプラント接合が形成されないよ
うにしなくてはならない。そうしないと、エクストリン
シックベース／コレクタ間のキャパシタンスが増加し、
トランジスタの降伏電圧が低下する。このような加工上
の問題以外に、この構造は完全には自己整列されない。
K.ワシオ（Washio）他の論文「側壁面の２段階酸化を利
用した、側壁面ベース接点構造トランジスタの製造方法
とデバイス特性（Fabrication Process and Device Cha
racteristics of Sidewall BaseContact Structure Tra
nsistor Using Two−Step Oxidation of Sidewall Surf
ace）」、IEEE Transactions on Elect.Devices、Vol.3
5、No.10（1986年10月）、pp.1596−1600に記載されて
いるようなSICOSの最近のバージョンでは、処理上の問
題の一部が対処されているが、この構造は依然として完
全に自己整列されてはいない。
SDXと呼ばれる新しい完全に自己整列したデバイスが、
最近 IEEE Transactions on Elect.Devices、Vol.35、
No.10（1988年）、pp.1601−1608に所載のY.山本の論文
に記載されている。この方法は、浅いトレンチ酸化物か
らのホウ素の拡散を利用して、エクストリンシックベー
ス接点を自己整列させるものである。ただし、この工程
は、900℃で30分間行なわれる。このステップで、ペデ
スタル内の深部にP++拡散領域が形成され、ベース／コ
レクタ間キャパシタンスが増大する。
米国特許第4679305号明細書には、自己整列したGaAsバ
イポーラ・トランジスタが記載されている。このデバイ
スでは、エクストリンシックベース領域は、自己整列し
た絶縁領域より前に注入される。シリコン技術の工程で
早期にエクストリンシックベースを注入すると、集積工
程の加熱サイクルにかけたとき、垂直（深い接合）と水
平（エミッタ／ベースのもれの過剰な拡散が生じる。さ
らに、このGaAsデバイスでは、絶縁領域はイオン注入に
よって形成されるが、その技術はシリコン技術には適合
できない。それに比べて、本発明では、エクストリンシ
ックベース／エミッタ界面をなくすことにより、得られ
る構造が大幅に改善される。さらに、本発明は、コレク
タ／エクストリンシックベース界面の大幅な減少をもた
らす。最後に、この製造方法は、上記特許第467930号の
デバイスを作成するのに必要な複数の側壁の少なくとも
１つをなくすことにより、簡単になる。
C.発明が解決しようとする課題 本発明の主な目的は、完全に自己整列した高速バイポー
ラ・トランジスタ構造を製造する方法を提供することに
ある。
本発明のもう１つの目的は、完全に自己整列した、高速
バイポーラ・トランジスタ構造を製造するための低温法
を提供することにある。
本発明のもう１つの目的は、薄くドーピング濃度の高い
エピタキシャル付着されたイントリンシックベースを含
む、完全に自己整列した高速バイポーラ・トランジスタ
を製造する方法を提供することにある。
本発明のもう１つの目的は、ベース／コレクタ間キャパ
シタンス及びベース抵抗が減少した、完全に自己整列し
た高速バイポーラ・トランジスタを製造する方法を提供
することにある。
D.課題を解決するための手段 本発明は、SICOS設計やSDX設計の欠陥を持たない高速ト
ランジスタ構造、及びそのようなデバイスを製造するた
めの新規な方法である。したがって、完全に自己整列し
た縦型バイポーラ・トランジスタについて述べる。この
トランジスタの顕著な構造上の特徴としては、工程の早
期に形成されるブランケット形のイントリンシックベー
ス、自己整列した浅いトレンチ絶縁領域、浅いトレンチ
絶縁領域内に埋め込まれた自己整列したエクストリンシ
ックベース領域、及び完全に自己整列したエミッタがあ
る。さらにこの製造工程は、従来技術の処理技法に比べ
て有利である。たとえば、この方法は低温法であり、工
程全体を通じて狭いベース・プロフィルを維持できる。
さらに、この方法は浅いベース接点をもたらし、Ｃbc及
びＲｂが減少する。工程中の熱酸化はすべて700℃以下
の高圧水蒸気酸化によって行なわれるので、この方法は
低温法である。
本発明の構成は次の通りである。
（１）第１導電型の半導体材料の第１層の形成するステ
ップ、 前記第１層上に第２導電型の半導体材料の第２層を形成
するステップ、 前記第２層にメサ構造を形成するステップ、 前記メサ構成上に絶縁層を付着し、これを異方性エッチ
ングすることにより側壁付着層を形成するステップ、 前記メサ構造と前記側壁付着層でエッチング・マスクを
形成して、前記第１層と第２層中に前記メサ構造を取り
囲む第１の浅いトレンチをエッチングするステップ、 前記第１の浅いトレンチを絶縁体で充填するステップ、 前記メサ構造と前記側壁付着層でエッチング・マスクを
形成して、前記絶縁物体中に前記メサ構造を取り囲む第
２の浅いトレンチをエッチングするステップ、及び、 前記浅いトレンチを前記第２の導電型の材料で充填する
ステップ、 を含む、自己整列したバイポーラ・トランジスタの製造
方法。
（２）第１導電型の半導体材料の第１層を形成するステ
ップ、 前記第１層上に第２導電型の半導体材料の第２層を形成
するステップ、 前記第２層にメサ構造を形成するステップ、 前記メサ構成上に絶縁層を付着し、この層を異方性エッ
チングにより第１の側壁付着層を形成するステップ、 前記メサ構造と前記側壁付着層でエッチング・マスクを
形成して、前記第１層と第２層中に前記メサ構造を取り
囲む第１の浅いトレンチをエッチングするステップ、 前記第１の浅いトレンチを絶縁体で充填するステップ、 前記メサ構造と前記第１付着層でエッチング・マスクを
形成して、前記絶縁体中に前記メサ構造を取り囲む第２
の浅いトレンチをエッチングするステップ、 前記メサから前記第１側壁付着層をエッチングするステ
ップ、 前記メサ上に前記第１側壁付着層より薄い第１の薄い側
壁付着層を形成するステップ、 前記第１層と第２層の、前記第２の浅いトレンチのエッ
チングによって露出された部分上に第２の薄い側壁付着
層を形成するステップ、及び、 前記浅いトレンチを前記第２導電型の材料で充填するス
テップ、 を含む、自己整列したバイポーラ・トランジスタの製造
方法。
（３）第１導電型の半導体材料の第１層を形成するステ
ップ、 前記第１層上に第２導電型の半導体材料の第２層を形成
するステップ、 前記第２層上にメサ構造を形成するステップ、 前記メサ構造と前記第２層上に第１側壁付着層を付着す
るステップ、 前記第１側壁付着層上に第２側壁付着層を付着するステ
ップ、 前記第１側壁付着層と第２側壁付着層の異方性エッチン
グによって、前記メサ構造上に側壁で覆われた垂直部と
脚部を含むペデスタル構造を形成するステップ、 前記メサ構造と前記ペデスタルと前記側壁付着層でエッ
チング・マスクを形成して、前記第１導電型の層と第２
導電型の層中に前記メサ構造を取り囲む第１の浅いトレ
ンチをエッチングするステップ、 絶縁体で前記第１の浅いトレンチを充填するステップ 前記側壁を除去し、前記ペデスタルと前記メサ構造でエ
ッチング・マスクを形成して、前記絶縁体中に前記メサ
構造を取り囲む第２の浅いトレンチをエッチングするス
テップ、 前記ペデスタルの異方法エッチングによって、前記ペデ
スタル脚部を除去するステップ、及び、 前記浅いトレンチを前記第２導電型の材料で充填するス
テップ、 を含む、自己整列したバイポーラ・トランジスタの製造
方法。
本発明の１つの実施例では、イントリンシックベース領
域は、エピタキシ、注入、拡散を含む様々な種技術によ
って形成することができる。イントリンシックベース
を、コレクタとしてドーピングされたシリコン基板の上
に形成する。次に、エクストリンシックベースの上に窒
化物の側壁を持つエミッタ・メサ構造を形成する。側壁
フィルムとエミッタ・スタックを反応性イオン・エッチ
ング（RIE）マスクとして用いて、フィールド絶縁領域
を形成する。選択的RIE法で浅いトレンチをエッチング
し、続いてそのトレンチを酸化物で充填し、プレーナ化
する。エクストリンシックベース領域は、フィールド絶
縁領域内に、エミッタ・スタックを完全に包囲するウェ
ルを湿式エッチングすることによって形成する。このウ
ェルをP+ポリシリコンで充填し、プレーナ化する。元の
窒化物側壁の一部分が残って、エミッタ・ポリシリコン
とエクストリンシックベースとの間で絶縁領域をもたら
す。エクストリンシックベース・ポリシリコンを埋め込
み、熱酸化を用いて絶縁性誘電体を成長させる。エミッ
タは、エミッタ・ポリシリコンから単結晶シリコンへ砒
素を拡散させることによって形成する。エミッタのアニ
ールは、フィルム付着の加熱サイクル、及びPTA（急速
熱アニーリング）などの短時間の活性アニールからな
る。接触及び金属被覆ステップで工程は終了する。この
方法はクリティカルな整列を必要とせず、クリティカル
なリソグラフィ・ステップが１つであるだけである。そ
のクリティカルなリソグラフィ・ステップとは、エミッ
タ開口の最小形状を画定するものである。第２の高圧酸
化（HIPOX）工程についても記述する。これは、メサの
エッチング中にベース層がエッチングされないようにす
る、酸化物エッチ・ストップ層を含むものである。
E.実施例 RIE処理技法の基本的工程シーケンスは次の通りであ
る。アニールしたリーチスルー・インプラント領域をも
つ、むきだしのＮエピタキシャル/N+サブコレクタ/P基
板上にベースを形成する。ポリシリコン層は、LPCVD
（低温化学蒸着）で付着し、続いて一連の犠牲フィルム
を付着する。このスタックを画定し、Ｐ型ベース層まで
エッチングする。側壁形成及びシリコン・エッチングに
よってメサを形成する。TEOS（テトラエチルオルトシラ
ン）法で形成した酸化物層を付着しプレーナ化して、メ
サの周囲に浅いトレンチ絶縁部を形成する。TEOSは付着
工程で分解してSiO2を形成する化学薬品である。エクス
トリンシックベースは、浅いトレンチ絶縁体中にウェル
をエッチングし、その場でドーピングしたLPCVDP+ポリ
シリコンでウェルを充填し、プレーナ化することによっ
て画定する。次にP+ポリシリコンを埋め込み、酸化す
る。上面の窒化物を除去し、エミッタのポリシリコンを
ドーピングする。エミッタのアニーリング（たとえば、
850℃で20分間）によってエミッタ領域及び接点を形成
し、続いて金属被膜を行なう。
HIPOX代替方法の基本的工程シーケンスは次の通りであ
る。HIPOXについては、L.E.カッツ（Katz）及びB.F.ハ
ウェルス（Howells）Jr.著の論文「シリコンの低温高圧
水蒸気酸化（Low Temperature,High Rressure Steam Ox
idation of Silicon）」、J.Electrochem.Soc.、Vol.12
6（1979年）、p.1822を参照のこと。アニールしたリー
チスルー・インプラントをもつ、むきだしのＮエピタキ
シャル/N+サブコレクタ/P基板上にベースを形成する。1
00Åのエッチ・ストップ酸化物（ESOX）をHIPOXで（た
とえば700℃、10気圧の水蒸気中で）成長させ、続いて
ポリシリコンと一連の犠牲フィルムを付着させる。この
スタックを画定し、ESOXまでエッチングする。側壁形成
とシリコンのエッチングによってメサを形成する。TEOS
（テトラエチルオルトシラン）法で形成した酸化物層を
付着しプレーナ化して、メサの周囲に浅いトレンチ絶縁
部を形成する。エクストリンシックベースは、浅いトレ
ンチ絶縁体にウェルをエッチングし、その場でドーピン
グしたLPCVDP+ポリシリコンで充填し、プレーナ化する
ことによって画定する。次にP+ポリシリコンを埋め込
み、酸化する。上面の窒化物、犠牲ポリシリコン及びES
OXを除去し、エミッタのポリシリコンを付着し、ドーピ
ングし、パターン付けする。エミッタのアニーリング
（たとえば、850℃で20分間）によって接点を形成し、
続いて金属被覆を行なう。本発明の１つの好ましい実施
例では、デバイスは次のようなRIE法のオプションを利
用して製造することができる。ただし、この説明は、NP
Nトランジスタの構造を例示することを目的とするもの
であることに留意されたい。PNPトランジスタも、本明
細書に記載する技法を用いて作成できる。
第11図は、第１図ないし第10図に示すようなRIEオプシ
ョンを用いて形成した本発明の１つの実施例の図であ
る。
第１図で、軽くドーピングしたＰウェハ10に、N+サブコ
レクタ８を注入する。N+サブコレクタ８は、イオン注入
と続いて叩き込み及びアニールによって形成する。層11
は、たとえば約３×1016原子/cm3の砒素でドーピングし
たシリコン層を約1.0μｍの厚さにエピタキシャル付着
することによって、サブコレクタ８上に形成する。低温
法であるため、工程のこの時点で、さらに高濃度のコレ
クタ・プロフィルを使用することもできる。リーチスル
ー・インプラント領域12は、Ｎエピタキシャル層11の表
面にレジスト９を形成し、標準のリソグラフィ技法を用
いてレジストを開口させて、Ｎエピタキシャル層の表面
のある領域（領域11）をむきだしにすることによって形
成する。たとえば、リンのイオン注入とそれに続いてア
ニールを行なうことによって、リーチスルー・インプラ
ント領域12を形成することができる。インプラント領域
12は、サブコレクタ12まで達するのに十分な深さであ
る。この時点で、より高い濃度のコレクタを付着し、ま
たはイオン注入によって形成することもできる。その目
的は、ベースの幅の拡大を制限し、コレクタの直列抵抗
を減少させることにある。本発明は、ベース接点が浅
く、低温処理であるため、工程の早い段階でこの高濃度
ドーピングを確立することができ、したがってベース幅
の拡大が防止され、高速スイッチング・トランジスタと
しての動作が向上する。
サブコレクタ８及びウェハ10については、以降の図には
明示しないが、これらもデバイスの一部であることに留
意されたい。
第２図で、層11の表面にドーピングされた層14を付着
し、層12上の層14を選択的にエッチングすることによっ
て、イントリンシックベースを形成する。層14は、たと
えばホウ素またはガリウムなど他の既知のＰ型ドーピン
グ剤でドーピングしたSiまたはSiGeの層でよい。層14
は、注入、拡散、エピタキシャル付着など既知のいくつ
かの技法の１つで形成することができる。ただし、好ま
しい実施例では、層14は、App.Phys.Lett.、Vol.113（1
987年）、p.50に所載のB.S.マイヤーソン（Meyerson）
他の論文に記載されているように、むきだしのシリコン
表面に、超真空低温エピタキシ（UHV/CVD LTE）法を用
いて付着する。上記論文を引用により本明細書に合体す
る。
第２図で、メサ構造13と15は、ポリシリコン・エミッタ
及びコレクタ接点層16を付着し、続いて一連の犠牲層
（18、20、24）を付着することによって、リーチスルー
層12及びベース層14の上に構成する。メサ構造は、リソ
グラフィ技法で画定し、エッチングして構造13と15を形
成する。本実施例に従って、このようなメサを構成する
最初のステップは、E.クルルマン（Krullman）及びW.L.
エンゲル（Engel）の論文、「低圧シリコン・エピタキ
シ（Low Pressure Sillcon Epitaxy）」IEEE Trans.Ele
ctron DeV.、ED−29（1982年）、p.491に記載されてい
るような低圧化学蒸着（LPCVD）法を用いて、ベース層1
4上にドーピングされたポリシリコンまたはドーピング
されていないポリシリコン（たとえば、砒素をドーピン
グしたポリシリコン）の層16を付着することである。上
記論文を引用により本明細書に合体する。次に、たとえ
ばSi3N4の第１の犠牲層18を、LPCVD法によってポリシリ
コン層16上に付着する。第２図の実施例では、第２の犠
牲層20を第１の犠牲層18の上に付着し、続いて第３の犠
牲層24を第２の犠牲層20の上に付着する。第２の犠牲層
20は、たとえば、TEOS層や、N.Goldsmith及びW.Kernの
論文「シランからのガラス状二酸化シリコンの付着（Th
e Deposition of Vitreous Silicon Dioxide from Sila
ne）」RCA Rev.、28（1967年）、p.153に記載されてい
るような、シランとO2など他の方法によって付着した酸
化物の層でよい。上記論文を引用により本明細書に合体
する。第３の犠牲層24は、たとえば、LPCVDポリシリコ
ンまたは他の付着したシリコン層でよい。層20と24はそ
れぞれ、たとえば既知のLPCVD法によって付着すること
ができる。層18、20、24を付着する目的は、研磨及びエ
ッチング・ステップで非均一性を得るため、加工中に除
去される犠牲層を設けることにある。
当業者なら理解できるように、本明細書に記載するメサ
構造は、種々の方法で作成することができる。たとえ
ば、メサ13と15を作成するには、第１のドーピングされ
たポリシリコン層を使って、Si3N4の第１の層でそれを
覆い、第２のポリシリコン層で第１のSi3N4の層を覆
い、第２のSi3N4の層で第２のポリシリコン層を覆い、
さらに第３のポリシリコン層でその上を覆う。さらに、
応力を軽減するため、第１のポリシリコン層と最初のSi
3N4との間にSiO2パッドを挿入することもできる。この
ような構成では、第２のSi3N4と第２のポリシリコン領
域があいまって、本明細書に記載する各実施例で第２の
犠牲層20によって行なわれる機能を果す。
第２図のメサ構造13と15は、たとえば、リソグラフィで
画定した層16、18、20、24のエッチングによって形成す
ることができる。このような手順では、パターン付けし
たフォトレジストを使って、エミッタ領域とコレクタ領
域を画定する。フォトレジストをマスクとして使って、
犠牲層とポリシリコン層を、たとえば反応性イオン・エ
ッチングによってベース層14及びインプラント領域12ま
で異方性エッチングする。これについては、C.G.シュワ
ルツ（Schwartz）及びP.M.シェーブル（Schaible）の論
文「シリコンの反応性イオン・エッチング（Reactive I
on Etching of Silicon）」J.Vac.Sci.Technol.、16（1
979年）、p.410に記載されている。上記論文を引用によ
り本明細書に合体する。メサ13は、インプラント領域12
の表面までエッチングすることによって形成し、メサ15
はベース層14の表面までエッチングすることによって形
成する。
メサ13と15を作成した後、メサ構造を含むウェハの全表
面を、たとえばSi3N4の層で覆う。この層を、次にたと
えば反応性イオン・エッチング（RIE）によって異方性
エッチングすると、メサ構造13及び15の周囲に側壁28が
残る。
第３図で、第２の異方性エッチングにより、層11のメサ
13と15の外側にある部分を除去して、エッチされた領域
29を形成する。このエッチングは、サブコレクタ８の一
部がむきだしになるのに十分な深さにしてもよいが、必
ずしもそうする必要はない。このエッチングは、メサ13
と15を取り囲む領域内のシリコンのタイミングを合わせ
た反応性イオン・エッチングによって行なう。上面のポ
リシリコン層24は、エッチ領域29を形成する浅いトレン
チ・エッチング時にエッチングによって除去される。
第４図で、エッチ領域29を、たとえばSiO2などの絶縁体
で、第１の犠牲層の高さを超える高さまで充填して、垂
直デバイスを絶縁し、絶縁領域30を形成する。絶縁領域
30を作成した後、化学機械的研磨またはレジスト・プレ
ーナ化あるいはその両方の組合せなどのプレーナ化技法
を用いて、ウェハをプレーナ化する。これについては、
A.C.アダムス（Adams）及びC.D.カピオ（Capio）の論文
「リンでドーピングした二酸化シリコンのプレーナ化
（Planarization of Phosphorus Doped Silicon Dioxid
e）」、J.Electrochem.Scc.、128（1981年）、p.423に
記載されている。上記論文を引用により本明細書に合体
する。
第５図で、ウェハ31を、イントリンシックベース領域と
エクストリンシックベース領域との間で接触を行なうた
め、少なくとも層14に接触を行なうのに十分な深さまで
エッチングする。ウェル31は、標準のリソグラフィ技法
を用いて、クリティカルでない整列ステップで画定し、
エッチングする。ウェハ31は、緩衝フッ化水素酸による
湿式エッチング、または高選択性RIEエッチングなど他
の適切なエッチング法によって形成することができる。
適切なHF湿式エッチングについては、J.S.ジャッジ（Ju
dge）の論文「酸性フッ化物溶液中でのSiO2の溶解度に
関する研究（A Study of the Dissolution of SiO2 in
Acidic Fluoride Solutions）」J.Electrochem.Soc.、1
18（1971年）、p.1772、及びA.S.テニー（Tenney）及び
M.ゲッツォ（Ghezzo）の論文「緩衝HF溶液中でのドーピ
ングされた酸化物のエッチング速度（Etch Rates of Do
ped Oxides in Solutions of Buffered HF）」、J.Elec
trochem.Soc.、120（1973年）、p.1091に記載されてい
る。上記両論文を引用により本明細書に合体する。
第６図で、その場でドーピングされたP+ポリ層32をウェ
ハ31に付着して、エクストリンシックベース領域を形成
する。あるいは、ドーピングされていないポリシリコン
を付着し、注入し、アニールしてもよい。P+ポリシリコ
ンの付着後に、上記のようなプレーナ化技法を用いてデ
バイスをプレーナ化する。
第７図で、P+ポリシリコン領域32を、たとえばRIEエッ
チングによって埋め込む。HIPOXステップを使用して、
領域32上に絶縁性熱酸化物を成長させる。HIPOXは、低
温（たとえば、700℃）で行なわれ、イントリンシック
ベースを拡散させずに、エクストリンシックベース・ポ
リシリコン上に厚い絶縁酸化物を成長させることのでき
る、熱酸化ステップである。ただし、湿式熱酸化などで
適切な熱酸化法を用いて酸化物34を成長させてもよい。
第８図で、たとえば反応性イオン・エッチングによって
第１の犠牲層18を除去すると、層16がむきだしになって
残る。このとき、たとえば砒素をポリシリコン層16にイ
オン注入することによって、エミッタ領域をドーピング
することができる。
第９図で、エミッタをアニールし、砒素を単結晶シリコ
ン中に拡散させると、エミッタ領域50が形成される。こ
れは、適切なアニール温度と時間の選択により、低エミ
ッタ抵抗を持つ浅いエミッタが生成できるので有利であ
る。その際に生じ得る問題として、ポリシリコン・エミ
ッタ領域50にホウ素ベース・ドーピング剤が逆拡散され
ることがあるが、薄い界面酸化物が、このアニールまで
分解されずにポリの下部に残って、ベースを消耗するの
ではなく保護するので、実際にはこの問題が生じること
はない。
第10図は、接点のエッチング及び金属被覆の前の完全な
デバイスを示す図である。
第11図で、エクストリンシックベース領域32に対する接
触を行なうため、接触開口をリソグラフィで画定し、RI
Eステップを使って領域34をベース領域32までエッチン
グする。次に、既知のリソグラフィ技法を使って、コレ
クタ接点16、エミッタ接点16及びエクストリンシックベ
ース領域32上に金属接点を形成する。
第12図ないし第22図に示したHIPOXオプションは、本発
明によるデバイスを製造するための工程である。この方
法は、メサ構造を画定する元のスタックRIE時に、ホウ
素でドーピングしたエクストリンシックベース領域が過
度にエッチングされるのを防止するので有利である。こ
れによって、エクストリンシックP+ポリシリコン・ベー
ス接点領域に対する、イントリンシックベース領域の
（電気的）結合が保証される。この方法では、窒化物と
シリコンとの間に酸化物パッドを設けるので、シリコン
上に直接窒化物を設ける場合に起こるひずみも軽減され
る。
第12図で、軽くドーピングしたＰウェハ110に、N+サブ
コレクタ108を注入する。N+サブコレクタ108は、イオン
注入と続いて叩き込み及びアニールによって形成する。
層111は、たとえば約１×1016原子/cm3の砒素でドーピ
ングしたシリコン層を約1.0μｍの厚さにエピタキシャ
ル付着することによって、サブコレクタ108上に形成す
る。この層は、やはり高電流動作及びスイッチングの応
用例で必要な高濃度にまでドーピングすることができ
る。リーチスルー・インプラント領域112は、サブコレ
クタ108の表面にレジスト109を形成し、標準のリソグラ
フィ技法を用いてレジストを開口させて、Ｎエピタキシ
ャル層の表面のある領域（領域111）をむきだしにする
ことによって形成する。たとえば、リンのイオン注入と
それに続いてアニールを行なって、リーチスルー・イン
プラント領域112を形成することができる。インプラン
ト領域112は、サブコレクタ108まで達するのに十分な深
さである。
この時点で、インプラント領域またはエピタキシャル層
を付着して、コレクタ濃度を高め、デバイスの性能を向
上させることができる。第13図で、イントリンシックベ
ースは、層111の表面にドーピングされた層114を付着
し、層112上の層114を選択的にエッチングすることによ
って形成する。層114は、たとえばホウ素またはガリウ
ムなど他の既知のＰ型ドーピング剤でドーピングしたSi
またはSiGeの層でよい。層114は、注入、拡散、エピタ
キシャル付着など既知のいくつかの技法の１つで形成す
ることができる。ただし、好ましい実施例では、層114
は、むきだしのシリコン表面に、超高度真空低温エピタ
キシ（UHV/CVD LTE）法を用いて付着する。ベース領域1
14の形成に続いて、酸化物層117を付着する。酸化物層1
17は、既知のいくつかの技術の１つで付着することがで
きるが、好ましい実施例では、これは、HIPOXによって
成長さてた100Åのエッチ・ストップ酸化物である。
第13図で、メサ構造113と115は、ポリシリコン層116を
付着し、続いて一連の犠牲層（118、120、124）を付着
することによって、HIPOX層上に構成する。メサ構造
は、リソグラフィ技法で画定し、HIPOX層117の表面まで
エッチングする。本実施例に従って、このようなメサを
構成する最初のステップは、低圧化学蒸着（LPCVD）法
を用いて、HIPOX層117上にドーピングされていないポリ
シリコンの層116を付着することである。次に、たとえ
ばSi3N4の第１の犠牲層118をLPCVD法によってポリシリ
コン層116上に付着する。第13図の実施例では、第２の
犠牲層120を第１の犠牲層118の上に付着し、続いて第３
の犠牲層124を第２の犠牲層120の上に付着する。第２の
犠牲層120は、たとえばTEOS層や、シランなど他の方法
によって付着した酸化物の層でよい。第３の犠牲層124
は、たとえば、LPCVDポリシリコン層または他の付着し
たシリコン層でよい。層120と124はそれぞれ、たとえば
既知のLPCVD法によって付着することができる。層118、
120及び124を付着する目的は、研磨及びエッチング・ス
テップで非均一性を得るため、加工中に除去される犠牲
層を設けることにある。メサ構造に関して前に述べた
が、当業者なら理解できるように、メサ構造は、種々の
方法で作成することができる。
メサ構造113と115は、たとえば、リソグラフィで画定し
た層116、118、120、124のエッチングによって形成する
ことができる。このような手順では、パターン付けした
フォトレジストを使って、エミッタ領域とコレクタ領域
を画定する。フォトレジストをマスクとして使って、犠
牲層、フォトレジスト及びポリシリコン層を、たとえば
反応性イオン・エッチングによってHIPOX層117まで異方
性エッチングする。
メサ113と115を作成した後、メサ構造を含むウェハの全
表面を、たとえばSi3N4の層で覆う。この層を、次にた
とえば反応性イオン・エッチング（RIE）によって異方
性エッチングすると、メサ構造113及び115の周囲に側壁
128が残る。
第14図で、第２の異方性エッチングにより、層111のメ
サ113と115の外側にある部分を除去して、エッチされた
領域129を形成する。このエッチングは、サブコレクタ1
08の一部がむきだしになるのに十分な深さにしてもよい
が、必ずしもそうする必要はない。このエッチングは、
メサ113と115を取り囲む領域内のシリコンのタイミング
を合わせた反応性イオン・エッチングによって行なう。
層124の領域129の形成時にエッチングされる。
第15図で、エッチ領域129を、たとえばSiO2などの絶縁
体（たとえば、TEOSを付着したSiO2）で第１の犠牲層11
8の高さを越える高さまで充填して、垂直デバイスを絶
縁し、絶縁領域130を形成する。絶縁領域130を作成した
後、化学機械的研磨またはレジスト・プレーナ化あるい
はその両方の組合せなどのプレーナ化技術を用いてウェ
ハをプレーナ化する。
第16図で、イントリンシックベース領域とエクストリン
シックベース領域との間で接触を行なうため、少なくと
も層114に接触を行なうのに十分な深さまでウェル131を
エッチングする。ウェル131は、緩衝フッ化水素酸によ
る湿式エッチング、または高選択性RIEエッチングなど
他の適切なエッチング法によって形成することができ
る。
第17図で、その場でドーピングされたP+ポリ層132をウ
ェル131に付着して、エクストリンシックベース領域を
形成する。あるいは、ドーピングされていないポリを付
着し、注入し、アニールしてもよい。P+ポリの付着後
に、上記のようなプレーナ化技術を用いてデバイスをプ
レーナ化する。
第18図で、P+ポリシリコン領域132をたとえばRIEエッチ
ングによって埋め込む。HIPOXステップを使用して、領
域132上に絶縁性熱酸化物134を成長させる。HIPOXは、
ベースを拡散させずに、酸化物を成長させることができ
る。どんな熱酸化ステップを用いて酸化物層134を成長
させてもよい。
第19図で、たとえば反応性イオン・エッチング及び選択
的湿式エッチングによってそれぞれ第１の犠牲層118と
ポリシリコン層116を除去すると、HIPOX層117と側壁128
の他の部分がむきだしになって残る。たとえばSi3N4の
第２の側壁層（エミッタ領域を縮小できる）を、たとえ
ばLPCVD法によってデバイスの全表面に付着することが
できる。次にこの層を異方性エッチングして、内部側壁
136を形成する。第20図は、内部側壁136を含むデバイス
を示す図である。内部側壁は、拡散エミッタ150の領域
を縮小させるので、有利であり、望ましい。リンをイオ
ン注入し、このインプラント領域をアニールすることに
よって、コレクタ濃度を高めることができる。こうする
と、コレクタ・ドーピング剤が自己整列するが、このコ
レクタ・インプラントのアニール時にベースの幅が広が
ってしまう。
第21図で、デバイスの表面上に接点138を付着し、コレ
クタとエミッタの上にくる領域を除いて、リソグラフィ
で除去する。接点138は、たとえば、砒素ドーピング剤
でN+にドーピングしたポリシリコン層である。エミッタ
領域150は、第９図に関して説明したようにして形成す
る。接点138を付着する前に注入によってエミッタ領域1
50を形成することもできるが、これは好ましい方法では
ない。
第22図で、エクストリンシックベース領域132に対する
接触を行なうため、接触開口をリソグラフィで画定し、
RIEステップを使って領域134を領域132までエッチング
する。次に、既知のリソグラフィ技法を使ってコレクタ
接点136、エミッタ接点116及びエクストリンシックベー
ス領域132上に金属接点139を形成する。
もう１つのオプションは、ステップ２で低温エピタキシ
ャル・ベース14を省き、第２のポリシリコン層を付着す
る前にイントリンシックベースを注入してエミッタ接点
16を形成するものである。この実施例では、ベースのア
ニールを、エミッタ・ポリシリコンの付着より前に行な
う。そうすると、工程の早期にイントリンシックベース
を配置することによって生じる温度上の拘束がなくな
る。また、イントリンシックベース注入の前に内部側壁
技法を行なって、エミッタ・サイズを縮小することもで
きる。
本発明のHIPOXオプションに従って構成したトランジス
タのSIMS（２次イオン質量分析）プロフィルを第28図に
示す。ベース・プロフィルのノッチから、コレクタ濃度
が５×1016の所までを測った金属ベース幅は約700Åで
あることに留意されたい。サブコレクタは、最終的なイ
ントリンシックベース／コレクタ接合から1.0μｍ離れ
ていた。エミッタ／ベース接合におけるベース濃度は約
１×1018原子/cm3である。
本発明のRIEオプションに従って構成したトランジスタ
のSIMSプロフィルを第24図に示す。このSIMSプロフィル
は、HIPOXオプションのSIMSプロフィルに酷似してい
る。これは、低温HIPOX処理中に層16の下のこの界面酸
化物が破壊されず、エピタキシャル・ベースからのホウ
素が、ドーピングされていないポリシリコン中に拡散し
ないことを裏付ける証拠となる。ポリシリコンを工程の
後期にドーピングし、アニールするとき、ドーピング剤
が単結晶中に拡散し、多少のホウ素がHIPOXオプション
の場合と同様にポリシリコン中に拡散する。
エミッタが1.0×4.0μｍのHIPOXオプションのトランジ
スタのガンメル図を第27図に示す。そのデバイス特性
は、低バイアスでの理想的とはいえないベース電流を除
けば、理想にほぼ近い。ベース・シート抵抗は、約10K
Ω／平方より低い。電流利得をコレクタ電流に対してプ
ロットしたグラフを第29図に示す。コレクタのドーピン
グが低濃度のため、電流のロールオフは0.5mA/μm2より
小さいことに留意されたい。電流のロールオフは、コレ
クタ・ドーピングを増加させることによって約0.5mA/μ
m2の値にまで容易に増加することができる。ドーピング
濃度のこのような増加は、工程の早期に、エピタキシャ
ル・ベースを、イオン注入酸化物アニールによって、あ
るいはN+サブコレクタの上面に付着したＮエピタキシャ
ル層の一部として付着する前に、行なうことができる。
本発明の低温処理の態様により、このステップが可能と
なる。これは、浅い接触部を持たずキャパシタンスが大
幅に増加しない、SDXやSIMSなど他の構造では不可能で
ある。
エミッタが1.0×4.0μm2のRIEオプションのトランジス
タのガンメル図を第28図に示す。電流利得をコレクタ電
流に対してプロットしたグラフを第30図に示す。
第36図は、第１図ないし第５図及び第31図ないし第36図
に示した方法に従って構成した、本発明の別の実施例を
示す。第36図の実施例は、第１図ないし第５図に示した
側壁領域28が、窒化物でなくて酸化物（たとえばSiO2）
である点以外、基本的に第１図ないし第５図に関して説
明したのと同様にして形成される。この側壁は、第31図
では側壁228として示されている。第31図では、側壁228
がウェハ231を形成する絶縁領域230の部分と共に、たと
えば上記のフッ化水素による湿性エッチングによってメ
サ215から除去されている。
第31図で、たとえばTEOSの薄い層240を、たとえばLPCVD
法によって、絶縁領域230、メサ13と15及びウェハ231上
に付着する。
第32図で、RIEエッチングを使用して、酸化物側壁242を
形成する。このRIEエッチングの後、ベース領域214の接
点ショルダ244がむきだしとなる。
第33図で、たとえばその場でドーピングしたポリ232の
層をウェハ231に付着して、エクストリンシックベース
領域を形成する。あるいは、ドーピングされていないポ
リシリコンを付着し、注入し、アニール処理する。ポリ
シリコンの付着後に、前記のプレーナ化技法によってデ
バイスをプレーナ化する。エクストリンシックベース23
2とイントリンシックベース214の間の電気的接触は、接
点ショルダ244によって行なわれる。
第34図で、P+ポリシリコン領域232を、たとえばRIEエッ
チングによって埋め込む。HIPOXステップを使用して、
領域232上に絶縁性熱酸化物234を成長させる。HIPOX法
を使って熱酸化物234を成長させると、ベースの拡散な
しに酸化物を成長させることができる。ただし、適切な
どんな熱酸化法を使って、酸化物234を成長させてもよ
い。
第35図で、たとえばRIEエッチングなどによって第１の
犠牲層218を除去し、コレクタ及びエミッタ接点ポリシ
リコン層216がむきだしになっている。接点216はドーピ
ングされたポリシリコン層（たとえば砒素でドーピング
したN+層）であることが好ましいので、第９図に関して
述べたようにしてエミッタ領域250を形成することがで
きる。
第36図で、エクストリンシックベース領域232に対する
接触を行なうため、接触開口をリソグラフィで画定し、
RIEステップを使って領域232まで領域234をエッチング
する。次に、既知のリソグラフィ技法を使って、コレク
タ接点236、エミッタ接点216及びエクストリンシックベ
ース領域232上に金属接点255を形成する。
第37図で、軽くドーピングしたＰウェハ310に、N+サブ
コレクタ308を注入する。N+サブコレクタ308は、イオン
注入と続いて叩き込み及びアニールによって形成する。
層311は、たとえば約３×1016原子/cm3の砒素でドーピ
ングしたシリコン層を約1.2μｍの厚さにエピタキシャ
ル付着することによって、サブコレクタ308上に形成す
る。リーチスルー・インプラント領域312は、サブコレ
クタ308の表面にレジスト309を形成し、標準のリソグラ
フィ技法を用いてレジストを開口させて、Ｎエピタキシ
ャル層の表面のある領域（領域311）をむきだしにする
ことによって形成する。たとえば、リンのイオン注入と
それに続いてアニールを行なって、リーチスルー・イン
プラント領域312を形成することができる。インプラン
ト領域312は、サブコレクタ308まで達するのに十分な深
さである。
第38図で、イントリンシックベースは、層311上にドー
ピングされた層314を付着し、RIEエッチングを用いてコ
レクタ・インプラント領域312上の部分を除去すること
によって形成する。層314は、たとえば、ホウ素または
ガリウムなど他の既知のＰ型ドーピング剤でドーピング
したSiまたはSiGeの層でよい。層314は、注入、拡散、
エピタキシャル付着など既知のいくつかの技法の１つで
形成することができる。ただし、好ましい実施例では、
層314は、むきだしのシリコン表面に、超真空低温エピ
タキシャル（UHV/CVD LTE）法を用いて付着する。
第38図で、メサ構造313と315は、ポリシリコン・エミッ
タとコレクタ接触層316を付着し、続いて一連の犠牲層
（318、320、324）を付着することによって、ベース層3
14上に構成する。メサ構造は、リソグラフィ技法で画定
し、ベース314の表面までエッチングする。本発明の実
施例に従って、このようなメサを構成する最初のステッ
プは、低圧化学蒸着（LPCVD）法を用いて、ベース層314
上に、ドーピングされたポリシリコンまたはドーピング
されていないポリシリコン（たとえば砒素でドーピング
したポリシリコン）の層316を付着することである。次
に、たとえばSi3N4の第１の犠牲層318を、LPCVD法によ
ってポリシリコン層316上に成長させる。第38図の実施
例では、第２の犠牲層320を第１の犠牲層318の上に付着
し、続いて第３の犠牲層324を第２の犠牲層320の上に付
着する。第２の犠牲層320は、たとえば、TEOSを付着し
た酸化物や、シランからなど他の方法で付着した酸化物
の層でよい。第３の犠牲層324は、たとえば、LPCVDポリ
シリコンまたは他の付着したシリコン層でよい。層320
と324はそれぞれ、たとえば既知のLPCVD法によって付着
することができる。層318、320及び324を付着する目的
は、研磨及びエッチング・ステップで非均一性を得るた
め、加工中に除去される犠牲層を設けることにある。
メサ構造313と315は、たとえばリソグラフィ術で画定し
た層316、318、320、324のエッチングによって形成する
ことができる。このような手順では、フォトレジストで
ポリシリコン層324を覆い、マスクを使ってエミッタ接
続及びコレクタ接続の上の領域をむきだしにする。次
に、フォトレジストをむきだしにし、犠牲層、フォトレ
ジスト及びポリシリコン層を、ベース層314とインプラ
ント領域312まで異方性エッチングする。メサ313は、イ
ンプラント領域312の表面までエッチングすることによ
って形成し、メサ315は、ベース層314の表面までエッチ
ングすることによって形成する。
第38図で、たとえば窒化物（たとえばSi3N4）の第１の
層326を、たとえばLPCVD法によってペデスタル313、ペ
デスタル315、ベース領域314及びリーチスルー・インプ
ラント領域312の表面上に付着する。第１層326の付着に
続いて、たとえばLPCVD法によって、第１層326の表面上
に、たとえば酸化物（たとえば、SiO2）の第２の層327
を付着する。層327の付着後に、この層を層326の表面ま
で異方性エッチングして、側壁328を形成する。ペデス
タル333は、第１の層326の異方性エッチングによって形
成する。側壁328はエッチング・マスクとして働くの
で、この第２の異方性エッチングにより、第39図に示す
ように側壁328の下にペデスタル脚部331が形成される。
第39図で、もう１回異方性エッチングを行なって、層31
1のメサ313と315の外側にある部分を除去して、エッチ
された領域329を形成する。このエッチングは、サブコ
レクタ308の一部がむきだしになるのに十分な深さにし
てもよいが、必ずしもそうする必要はない。このエッチ
ングは、側壁328とペデスタル333をエッチング・マスク
として使って、メサ313と315を取り囲む領域内のシリコ
ンのタイミングを合わせた反応性イオン・エッチングに
よって行なうことができる。上面のポリシリコン層328
は、領域329を形成する浅いトレンチのエッチング時
に、エッチングによって除去される。
第40図で、エッチ領域329を、たとえばSiO2などの絶縁
体で、第１の犠牲層318の高さを越える高さまで充填し
て、垂直デバイスを絶縁し、絶縁領域330を形成する。
絶縁領域330を作成した後、化学機械的研磨またはレジ
スト９・プレーナ化あるいはその両方の組合せなどのプ
レーナ化技法を用いてウェハをプレーナ化する。第40図
の実施例では、側壁328は、絶縁領域330と同じ材料（た
とえばSiO2）から形成され、したがって絶縁領域330の
一部として含まれる。ウェル331は、クリティカルでは
ないマスキング・ステップによって画定する。
第41図で、イントリンシックベース領域とエクストリン
シックベース領域との間で接触を行なうため、少なくと
も層314に接触を行なうのに十分な深さまで、ウェル331
をエッチングする。ウェル331は、緩衝フッ化水素酸に
よる湿式エッチング、または高選択性RIEエッチングな
ど他の適切なエッチング法によって形成することができ
る。
第42図で、ペデスタル脚部335を、たとえばRIEなどの異
方性エッチングを使用して、異方性エッチングによって
除去する。脚部335を除去すると、ベース領域314のショ
ルダ部344がむきだしになる。
第43図で、その場でドーピングされたP+ポリ層32をウェ
ル331に付着して、エクストリンシックベース領域を形
成する。あるいは、ドーピングされていないポリシリコ
ンを、付着し、注入し、アニールしてもよい。ポリシリ
コンの付着後に、上記のようなプレーナ化技法を使用し
て、デバイスをプレーナ化する。
第44図で、P+ポリシリコン領域332を、たとえばRIEエッ
チングによって埋め込む。HIPOXステップを使用して、
領域332上に絶縁性熱酸化物334を成長させる。HIPOX
は、ベースを拡張させずに、酸化物を成長させることが
できる。ただし、どんな熱酸化ステップを用いて酸化物
層334を成長させてもよい。
第45図で、RIE法を用いて領域316をむきだしにする。接
触領域218は、ドーピングされたポリシリコン（たとえ
ば、砒素でドーピングしたN+層）であることが好ましい
ので、第９図に関して述べたようにして、エミッタ領域
を形成することができる。
第46図で、エクストリンシックベース領域332に対する
接触を行なうため、接触開口をリソグラフィで画定し、
RIEステップを使って領域332まで領域334をエッチング
する。次に、既知のリソグラフィ技法を使って、コレク
タ接点316、エミッタ接点316及びエクストリンシックベ
ース領域332上に金属接点を形成する。
本発明の教示から明らかなように、第11図ないし第22図
に示したHIPOXオプションを利用して、工程及び得られ
る構造にほんのわずかな修正を加えるだけで、第36図
（第25図参照）または第45図（第26図参照）のいずれか
に示したデバイスを製造することができる。これらの修
正は、本明細書の記述から当業者なら容易に理解できる
はずである。またこのようなデバイスは、本発明の範囲
内に含まれるものである。
以上、高性能完全自己整列工程について説明してきた。
低温法とエピタキシャル・ベースを取り入れることによ
り、ベースが工程中の早い段階で付着されるにもかかわ
らず、高濃度にドーピングされた薄いベースが得られ
る。
要約すると、フォトリソグラフィで横方向の寸法を縮小
するのは難しく、整列許容差も同時に縮小しないとあま
り効果がない。バイポーラ・トランジスタでは、整列許
容差は、寄生キャパシタンスと抵抗を決定し、したがっ
て直接速度に影響を与えるので、特に重要である。本明
細書では、浅いトレンチ、エクストリンシックベース接
点、エミッタ・ポリシリコンをイントリンシックデバイ
ス領域に自己整列させる、新しい完全に自己整列したト
ランジスタ構造を提示する。この構造には、クリティカ
ルな整列はない。エクストリンシック／イントリンシッ
クベースの結合を確実にするため、イントリンシックベ
ースを、工程の早い段階に配置し、スタックのエッチン
グ中に保存し、シリコン・メサ・エッチング時に側壁の
下でパターン付けする。他のメサ様トランジスタ構造と
は異なり、エクストリンシックベースの外部拡散が不要
であり、したがって、低温法を用いて狭い垂直プロフィ
ルを維持することができる。
この方法の有利な態様の一つは、エクストリンシックベ
ース・ポリシリコン接点の低温処理である。どのLPCVD
ポリシリコン法でも、ポリシリコンとシリコン・メサと
の間に界面酸化物が生じる。熱アニールによってこの酸
化物を「破壊」して、この界面の抵抗を低下させなけれ
ばならない。しかし、本発明では、エクストリンシック
ベース・ドーピング剤を拡散させ、イントリンシックベ
ースに結合するのに、追加の叩き込みは必要でない。N+
ポリシリコン・エミッタの場合、エミッタ抵抗を減少さ
せるのに使用するアニールは、このエクストリンシック
ベース接点にとって十二分である。追加のエクストリン
シックアニールは不要である。フィールド絶縁領域がイ
ントリンシックデバイスに自己整列されるため、エクス
トリンシックベース接点領域が非常に小さく、従来技術
によるデバイスに比べてエクストリンシックベース／コ
レクタ間キャパシタンスが大幅に低下する。
この方法のもう１つの有利な態様では、エピタキシャル
・ベース及び低温処理を用いて、高濃度にドーピングし
た薄いベースが実現される。初期スタック付着の前に、
１×1019にドーピングしたエピタキシャル・ベースを付
着する。熱酸化はすべて、湿性環境で800℃以下で行な
う。この工程の最高温度は、850℃のエミッタ・アニー
ルである。
F.発明の効果 本発明によれば、完全に自己整列した、ベース／コレク
タ間キャパシタンスが減少した高速バイポーラ・トラン
ジスタが得られる。
【図面の簡単な説明】
第１図ないし第11図は、反応性イオン・エッチング（RI
E）法を利用した、本発明による高速トランジスタの製
造方法を示す図である。 第12図ないし第22図は、HIPOX法を利用した、本発明に
よる高速トランジスタの製造方法を示す図である。 第23図は、HIPOX法を利用して構成した、高速トランジ
スタのSIMSプロフィルを示す図である。 第24図は、RIE法を利用して構成した、高速トランジス
タのSIMSプロフィルを示す図である。 第25図は、HIPOX法を利用して構成した本発明の別の実
施例を示す図である。 第26図は、HIPOX法を利用して構成した本発明の別の実
施例を示す図である。 第27図は、HIPOX法を利用して構成した高速トランジス
タのガンメル図である。 第28図は、RIEプロセスを利用して構成した、本発明に
よる高速トランジスタのガンメル図である。 第29図は、HIPOX法を利用して構成した、本発明による
高速トランジスタの、電流利得をコレクタ電流に対して
プロットしたグラフである。 第30図は、RIE法を利用して付着した、本発明による高
速トランジスタの、電流利得をコレクタ電流に対してプ
ロットしたグラフである。 第31図ないし第36図は、RIE法を利用した、本発明の別
の実施例の製造方法を示す図である。 第37図ないし第46図は、RIE法を利用した、本発明の別
の実施例の製造方法を示す図である。 ８……サブコレクタ、９……レジスト、10……ウェハ、
11……Ｎエピタキシャル層、12……インプラント領域、
13、15……メサ構造、14……ドープ層、16、32……ポリ
シリコン層、18、20、24……犠牲層、28……側壁、29…
…エッチ領域、30……絶縁領域、31……ウェル、32……
ベース領域、34……熱酸化物層、50……エミッタ領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・ノーマン・シユルツ アメリカ合衆国ニユーヨーク州サルト・ポ イント、ボツクス119、ルーラル・ルート １、ルート82番地 (56)参考文献 特開 昭63−289863（ＪＰ，Ａ) 特開 昭62−98770（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体材料の第１層を形成す
    るステップ、 前記第１層上に第２導電型の半導体材料の第２層を形成
    するステップ、 前記第２層上にメサ構造を形成するステップ、 前記メサ構成上に絶縁層を付着し、これを異方性エッチ
    ングすることにより側壁付着層を形成するステップ、 前記メサ構造と前記側壁付着層でエッチング・マスクを
    形成して、前記第１層と第２層中に前記メサ構造を取り
    囲む第１の浅いトレンチをエッチングするステップ、 前記第１の浅いトレンチを絶縁体で充填するステップ、 前記メサ構造と前記側壁付着層でエッチング・マスクを
    形成して、前記絶縁物体中に前記メサ構造を取り囲む第
    ２の浅いトレンチをエッチングするステップ、及び、 前記浅いトレンチを前記第２の導電型の材料で充填する
    ステップ、 を含む、自己整列したバイポーラ・トランジスタの製造
    方法。
  2. 【請求項２】第１導電型の半導体材料の第１層を形成す
    るステップ、 前記第１層上に第２導電型の半導体材料の第２層を形成
    するステップ、 前記第２層上にメサ構造を形成するステップ、 前記メサ構成上に絶縁層を付着し、この層を異方性エッ
    チングにより第１の側壁付着層を形成するステップ、 前記メサ構造と前記側壁付着層でエッチング・マスクを
    形成して、前記第１層と第２層中に前記メサ構造を取り
    囲む第１の浅いトレンチをエッチングするステップ、 前記第１の浅いトレンチを絶縁体で充填するステップ、 前記メサ構造と前記第１付着層でエッチング・マスクを
    形成して、前記絶縁体中に前記メサ構造を取り囲む第２
    の浅いトレンチをエッチングするステップ、 前記メサから前記第１側壁付着層をエッチングするステ
    ップ、 前記メサ上に前記第１側壁付着層より薄い第１の薄い側
    壁付着層を形成するステップ、 前記第１層と第２層の、前記第２の浅いトレンチのエッ
    チングによって露出された部分上に第２の薄い側壁付着
    層を形成するステップ、及び、 前記浅いトレンチを前記第２導電型の材料で充填するス
    テップ、 を含む、自己整列したバイポーラ・トランジスタの製造
    方法。
  3. 【請求項３】第１導電型の半導体材料の第１層を形成す
    るステップ、 前記第１層上に第２導電型の半導体材料の第２層を形成
    するステップ、 前記第２層上にメサ構造を形成するステップ、 前記メサ構造と前記第２層上に第１側壁付着層を付着す
    るステップ、 前記第１側壁付着層上に第２側壁付着層を付着するステ
    ップ、 前記第１側壁付着層と第２側壁付着層の異方性エッチン
    グによって、前記メサ構造上に側壁で覆われた垂直部と
    脚部を含むペデスタル構造を形成するステップ、 前記メサ構造と前記ペデスタルと前記側壁付着層でエッ
    チング・マスクを形成して、前記第１導電型の層と第２
    導電型の層中に前記メサ構造を取り囲む第１の浅いトレ
    ンチをエッチングするステップ、 絶縁体で前記第１の浅いトレンチを充填するステップ 前記側壁を除去し、前記ペデスタルと前記メサ構造でエ
    ッチング・マスクを形成して、前記絶縁体中に前記メサ
    構造を取り囲む第２の浅いトレンチをエッチングするス
    テップ、 前記ペデスタルの異方法エッチングによって、前記ペデ
    スタル脚部を除去するステップ、及び、 前記浅いトレンチを前記第２導電型の材料で充填するス
    テップ、 を含む、自己整列したバイポーラ・トランジスタの製造
    方法。
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