JPH0693609B2 - データ保持回路 - Google Patents
データ保持回路Info
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- JPH0693609B2 JPH0693609B2 JP63200005A JP20000588A JPH0693609B2 JP H0693609 B2 JPH0693609 B2 JP H0693609B2 JP 63200005 A JP63200005 A JP 63200005A JP 20000588 A JP20000588 A JP 20000588A JP H0693609 B2 JPH0693609 B2 JP H0693609B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は入力データを保持するスタティック型のデー
タ保持回路に係り、特にCMOS型半導体集積回路で使用す
るのに好適なデータ保持回路に関する。
タ保持回路に係り、特にCMOS型半導体集積回路で使用す
るのに好適なデータ保持回路に関する。
（従来の技術） レジスタやカウンタを構成するフリップフロップ回路に
は、データを保持するという基本的な機能がある。第14
図ないし第16図はそれぞれ従来のデータ保持回路の構成
を示す図である。
は、データを保持するという基本的な機能がある。第14
図ないし第16図はそれぞれ従来のデータ保持回路の構成
を示す図である。
第14図のデータ保持回路は、それぞれ２個のＰチャネル
MOSトランジスタ111,112及びＮチャネルMOSトランジス
タ113,114からなるクロックドインバータ115と、それぞ
れ１個のＰチャネルMOSトランジスタ116及びＮチャネル
MOSトランジスタ117からなるインバータ118と、それぞ
れ２個のＰチャネルMOSトランジスタ119,120及びＮチャ
ネルMOSトランジスタ121,122からなるクロックドインバ
ータ123とで構成されている。
MOSトランジスタ111,112及びＮチャネルMOSトランジス
タ113,114からなるクロックドインバータ115と、それぞ
れ１個のＰチャネルMOSトランジスタ116及びＮチャネル
MOSトランジスタ117からなるインバータ118と、それぞ
れ２個のＰチャネルMOSトランジスタ119,120及びＮチャ
ネルMOSトランジスタ121,122からなるクロックドインバ
ータ123とで構成されている。
このデータ保持回路で、クロック信号▲▼が“L"
レベルでクロック信号CLKが“H"レベルのとき、クロッ
クドインバータ115が動作し、入力データINはこのクロ
ックドインバータ115で反転されてインバータ118に入力
される。すなわち、このときは入力データINの取込みが
行なわれ、インバータ118は入力された信号を反転す
る。このとき、クロックドインバータ123は動作しな
い。次にクロック信号▲▼が“H"レベル，クロッ
ク信号CLKが“L"レベルのときは、クロックドインバー
タ123が動作し、インバータ118の出力はこのクロックド
インバータ123で反転されてインバータ118の入力に帰還
される。このとき、データの保持がインバータ118とク
ロックドインバータ123とで行なわれる。保持データOUT
がインバータ118から出力される。
レベルでクロック信号CLKが“H"レベルのとき、クロッ
クドインバータ115が動作し、入力データINはこのクロ
ックドインバータ115で反転されてインバータ118に入力
される。すなわち、このときは入力データINの取込みが
行なわれ、インバータ118は入力された信号を反転す
る。このとき、クロックドインバータ123は動作しな
い。次にクロック信号▲▼が“H"レベル，クロッ
ク信号CLKが“L"レベルのときは、クロックドインバー
タ123が動作し、インバータ118の出力はこのクロックド
インバータ123で反転されてインバータ118の入力に帰還
される。このとき、データの保持がインバータ118とク
ロックドインバータ123とで行なわれる。保持データOUT
がインバータ118から出力される。
ところで、上記従来のデータ保持回路では使用されるト
ランジスタの数が多いという問題がある。近年、LSIの
システム規模は拡大する傾向にあるため、第13図のよう
な回路を１チップ上に多数形成すると、チップサイズが
増大し、製造コストが大きくなってしまう。
ランジスタの数が多いという問題がある。近年、LSIの
システム規模は拡大する傾向にあるため、第13図のよう
な回路を１チップ上に多数形成すると、チップサイズが
増大し、製造コストが大きくなってしまう。
第15図のデータ保持回路は、トランジスタの数を削減す
るため、第14図回路のクロックドインバータ123の代り
に、それぞれ１個のＰチャネルMOSトランジスタ124及び
ＮチャネルMOSトランジスタ125からなるインバータ126
を用いるようにしたものである。すなわち、このデータ
保持回路の場合、クロックドインバータ115が動作し、
入力データINの取込みが行なわれると、２個のインバー
タ118,126によってデータの保持が行なわれる。
るため、第14図回路のクロックドインバータ123の代り
に、それぞれ１個のＰチャネルMOSトランジスタ124及び
ＮチャネルMOSトランジスタ125からなるインバータ126
を用いるようにしたものである。すなわち、このデータ
保持回路の場合、クロックドインバータ115が動作し、
入力データINの取込みが行なわれると、２個のインバー
タ118,126によってデータの保持が行なわれる。
しかし、この回路では次のような問題がある。すなわ
ち、予め２個のインバータ118,126によって保持されて
いるデータと、次にクロックドインバータ115によって
取込みが行なわれる入力データINのレベルが逆の場合、
電源VDDと接地との間に貫通電流が流れてしまう。例え
ば、インバータ126の出力が“H"レベルとなるようにデ
ータ保持（OUT＝“L"レベル）が行なわれているとき
に、クロックドインバータ115によって“H"レベルの入
力データINの取込みが行なわれると、インバータ126内
のＰチャネルMOSトランジスタ124と、クロックドインバ
ータ115内のＮチャネルMOSトランジスタ113及び114を介
して電源VDDと接地との間に電流が流れる。これとは反
対に、インバータ126の出力が“L"レベルとなるように
データ保持（OUT＝“H"レベル）が行なわれているとき
に、クロックドインバータ115によって“L"レベルの入
力データINの取込みが行なわれると、クロックドインバ
ータ115内のＰチャネルMOSトランジスタ111,112及びイ
ンバータ126内のＮチャネルMOSトランジスタ125を介し
て電源VDDと接地との間に電流が流れる。従って、デー
タを正確にOUTまで伝達させるためには、インバータ118
の回路閾値電圧を満足するようにＰチャネルMOSトラン
ジスタ111,112,124とＮチャネルMOSトランジスタ113,11
4,125の寸法を設計しなければならない。一方、この回
路の動作速度は、ＰチャネルMOSトランジスタ111,112,1
16とＮチャネルMOSトランジスタ113,114,117のオン抵抗
値が小さい程、かつＰチャネルMOSトランジスタ124とＮ
チャネルMOSトランジスタ125のオン抵抗値が大きい程、
速くなる。また上記のような電源VDDと接地との間に流
れる電流の大きさはインバータ126内の両トランジスタ1
24,125のオン抵抗値に依存する。従って、上記両トラン
ジスタ124,125のオン抵抗値を、トランジスタ111,112,1
13,114のオン抵抗値に比べて十分大きくすることによ
り、正確なデータの伝達が可能になると共に電源VDDと
接地との間に流れる電流も小さく押さえることができ
る。すなわち、結果的にはトランジスタ124,125のオン
抵抗値を大きくすることになり、これは両トランジスタ
のチャネル幅Ｗを小さくし、チャネル長Ｌを大きく設計
することにより実現できる。しかし、チャネル幅Ｗを小
さくすることは、集積回路の製造上の限界があり、ま
た、チャネル長Ｌを大きくすることはチップ面積の増大
につながる。また、一般的に全て同一寸法のトランジス
タで構成されるゲート・アレイ等の集積回路では、この
第15図のような回路を構成することは不可能である。
ち、予め２個のインバータ118,126によって保持されて
いるデータと、次にクロックドインバータ115によって
取込みが行なわれる入力データINのレベルが逆の場合、
電源VDDと接地との間に貫通電流が流れてしまう。例え
ば、インバータ126の出力が“H"レベルとなるようにデ
ータ保持（OUT＝“L"レベル）が行なわれているとき
に、クロックドインバータ115によって“H"レベルの入
力データINの取込みが行なわれると、インバータ126内
のＰチャネルMOSトランジスタ124と、クロックドインバ
ータ115内のＮチャネルMOSトランジスタ113及び114を介
して電源VDDと接地との間に電流が流れる。これとは反
対に、インバータ126の出力が“L"レベルとなるように
データ保持（OUT＝“H"レベル）が行なわれているとき
に、クロックドインバータ115によって“L"レベルの入
力データINの取込みが行なわれると、クロックドインバ
ータ115内のＰチャネルMOSトランジスタ111,112及びイ
ンバータ126内のＮチャネルMOSトランジスタ125を介し
て電源VDDと接地との間に電流が流れる。従って、デー
タを正確にOUTまで伝達させるためには、インバータ118
の回路閾値電圧を満足するようにＰチャネルMOSトラン
ジスタ111,112,124とＮチャネルMOSトランジスタ113,11
4,125の寸法を設計しなければならない。一方、この回
路の動作速度は、ＰチャネルMOSトランジスタ111,112,1
16とＮチャネルMOSトランジスタ113,114,117のオン抵抗
値が小さい程、かつＰチャネルMOSトランジスタ124とＮ
チャネルMOSトランジスタ125のオン抵抗値が大きい程、
速くなる。また上記のような電源VDDと接地との間に流
れる電流の大きさはインバータ126内の両トランジスタ1
24,125のオン抵抗値に依存する。従って、上記両トラン
ジスタ124,125のオン抵抗値を、トランジスタ111,112,1
13,114のオン抵抗値に比べて十分大きくすることによ
り、正確なデータの伝達が可能になると共に電源VDDと
接地との間に流れる電流も小さく押さえることができ
る。すなわち、結果的にはトランジスタ124,125のオン
抵抗値を大きくすることになり、これは両トランジスタ
のチャネル幅Ｗを小さくし、チャネル長Ｌを大きく設計
することにより実現できる。しかし、チャネル幅Ｗを小
さくすることは、集積回路の製造上の限界があり、ま
た、チャネル長Ｌを大きくすることはチップ面積の増大
につながる。また、一般的に全て同一寸法のトランジス
タで構成されるゲート・アレイ等の集積回路では、この
第15図のような回路を構成することは不可能である。
また、第16図のデータ保持回路は、前記第15図回路に対
してトランジスタの数を削減するため、前記クロックド
インバータ115の代りにＰチャネルMOSトランジスタ127
とＮチャネルMOSトランジスタ128とを並列接続して構成
されたトランスファゲート129を用いるようにしたもの
である。しかし、この回路の場合にも第15図回路と同様
にトランジスタ124,125のオン抵抗値を大きくする必要
がある。
してトランジスタの数を削減するため、前記クロックド
インバータ115の代りにＰチャネルMOSトランジスタ127
とＮチャネルMOSトランジスタ128とを並列接続して構成
されたトランスファゲート129を用いるようにしたもの
である。しかし、この回路の場合にも第15図回路と同様
にトランジスタ124,125のオン抵抗値を大きくする必要
がある。
他方、第17図及び第18図はそれぞれ、上記第14図及び第
15図に示すようなデータ保持回路を２つ用い、かつ出力
データをリセット信号もしくはセット信号に基づいて一
義的に設定できるようにした従来のセット・リセット型
ディレイドフリップフロップ回路の構成を示す図であ
る。
15図に示すようなデータ保持回路を２つ用い、かつ出力
データをリセット信号もしくはセット信号に基づいて一
義的に設定できるようにした従来のセット・リセット型
ディレイドフリップフロップ回路の構成を示す図であ
る。
第17図のフリップフロップ回路はリセット優先のもので
あり、それぞれ２個のＰチャネルMOSトランジスタ131,1
32、ＮチャネルMOSトランジスタ133,134からなりクロッ
ク信号▲▼,CLK1に同期して入力データINを反
転するクロックドインバータ135、ＰチャネルMOSトラン
ジスタ136,137,138及びＮチャネルMOSトランジスタ139,
140,141からなり上記クロックドインバータ135の出力、
リセット信号Reset及びセット信号▲▼が供給さ
れるリセット優先型の論理回路142、それぞれ２個のＰ
チャネルMOSトランジスタ143,144、ＮチャネルMOSトラ
ンジスタ145,146からなりクロック信号CLK1,▲
▼に同期して上記論理回路142の出力を反転し論理回路1
42の入力側に帰還するクロックドインバータ147、それ
ぞれ２個のＰチャネルMOSトランジスタ148,149、Ｎチャ
ネルMOSトランジスタ150,151からなりクロック信号▲
▼,CLK2に同期して上記論理回路42の出力を反転
するクロックドインバータ152、ＰチャネルMOSトランジ
スタ153,154,155及びＮチャネルMOSトランジスタ156,15
7,158からなり上記クロックドインバータ152の出力、リ
セット信号Reset及びセット信号▲▼が供給され
るリセット優先型の論理回路159、それぞれ２個のＰチ
ャネルMOSトランジスタ160,161、ＮチャネルMOSトラン
ジスタ162,163からなりクロック信号CLK2,▲▼
に同期して上記論理回路159の出力を反転し論理回路159
の入力側に帰還するクロックドインバータ164から構成
されている。
あり、それぞれ２個のＰチャネルMOSトランジスタ131,1
32、ＮチャネルMOSトランジスタ133,134からなりクロッ
ク信号▲▼,CLK1に同期して入力データINを反
転するクロックドインバータ135、ＰチャネルMOSトラン
ジスタ136,137,138及びＮチャネルMOSトランジスタ139,
140,141からなり上記クロックドインバータ135の出力、
リセット信号Reset及びセット信号▲▼が供給さ
れるリセット優先型の論理回路142、それぞれ２個のＰ
チャネルMOSトランジスタ143,144、ＮチャネルMOSトラ
ンジスタ145,146からなりクロック信号CLK1,▲
▼に同期して上記論理回路142の出力を反転し論理回路1
42の入力側に帰還するクロックドインバータ147、それ
ぞれ２個のＰチャネルMOSトランジスタ148,149、Ｎチャ
ネルMOSトランジスタ150,151からなりクロック信号▲
▼,CLK2に同期して上記論理回路42の出力を反転
するクロックドインバータ152、ＰチャネルMOSトランジ
スタ153,154,155及びＮチャネルMOSトランジスタ156,15
7,158からなり上記クロックドインバータ152の出力、リ
セット信号Reset及びセット信号▲▼が供給され
るリセット優先型の論理回路159、それぞれ２個のＰチ
ャネルMOSトランジスタ160,161、ＮチャネルMOSトラン
ジスタ162,163からなりクロック信号CLK2,▲▼
に同期して上記論理回路159の出力を反転し論理回路159
の入力側に帰還するクロックドインバータ164から構成
されている。
第18図のフリップフロップ回路は、上記第17図回路内の
リセット優先型の論理回路142の代りに、ＰチャネルMOS
トランジスタ165,166,167及びＮチャネルMOSトランジス
タ168,169,170からなり前記クロックドインバータ138の
出力、リセット信号Reset及びセット信号▲▼が
供給されるセット優先型の論理回路171を設けると共
に、第17図回路内のリセット優先型の論理回路159の代
りに、ＰチャネルMOSトランジスタ172,173,174及びＮチ
ャネルMOSトランジスタ175,176,177からなり前記クロッ
クドインバータ152もしくは164の出力、リセット信号Re
set及びセット信号▲▼が供給されるセット優先
型の論理回路178を設けるようにしたものである。
リセット優先型の論理回路142の代りに、ＰチャネルMOS
トランジスタ165,166,167及びＮチャネルMOSトランジス
タ168,169,170からなり前記クロックドインバータ138の
出力、リセット信号Reset及びセット信号▲▼が
供給されるセット優先型の論理回路171を設けると共
に、第17図回路内のリセット優先型の論理回路159の代
りに、ＰチャネルMOSトランジスタ172,173,174及びＮチ
ャネルMOSトランジスタ175,176,177からなり前記クロッ
クドインバータ152もしくは164の出力、リセット信号Re
set及びセット信号▲▼が供給されるセット優先
型の論理回路178を設けるようにしたものである。
第17図の従来回路において、ノードＥに得られる出力デ
ータOUTは、このフリップフロップ回路が集積回路に内
蔵されている場合、次段回路に入力として供給される。
従って、このノードＥには次段回路の入力容量や配線に
よる浮遊容量が存在する。そして、この浮遊容量はスイ
ッチングスピードを遅らせることになる。例えば、OUT
＝“H"、CLK2＝“L"、▲▼＝“L"のときに、リセ
ット信号Resetが“H"に変化したときの動作を考える。
リセット信号Resetが“H"レベルになると、論理回路159
内のＮチャネルMOSトランジスタ158がオンするから、ノ
ードＥの信号は“H"レベルから“L"レベルに変化しよう
とする。このとき、ノードＥの浮遊容量が大きいと、そ
の立ち下がり時間が遅くなる。また、ノードＤを“H"レ
ベルに設定するためには、クロックドインバータ164が
ノードＥの出力の伝達することにより行なわれるから、
ノードＥの出力データOUTの立ち下がり時間が大きくな
ると、それだけノードＤのレベル設定に時間がかかるこ
とになる。この結果、出力データOUTのレベル設定が遅
れることになる。また、リセット信号Resetが“H"レベ
ルから“L"レベルに変化するときやセット信号▲
▼が変化するときでも同様である。これらを解決するた
めには論理回路159内の各トランジスタのチャネル幅Ｗ
を大きくする方法や、ノードＤやノードＥにバッファを
挿入する方法が考えられる。しかし、論理回路159内で
はこれらのトランジスタが直列に接続されているため、
各トランジスタのチャネル幅Ｗを大きくする方法では出
力データOUTの立ち上がり、立ち下がりの改善効果は半
減するため、チャネル幅Ｗをより大きく設定しなければ
ならない。他方、ノードＤやノードＥにバッファを挿入
する方法は、それだけ素子数が多くなる。従って、これ
らの方法は集積回路化する際に製造価格の上昇をもたら
す。また、このようなことは第18図のセット優先のセッ
ト・リセット型ディレイドフリップフロップ回路につい
ても同様である。
ータOUTは、このフリップフロップ回路が集積回路に内
蔵されている場合、次段回路に入力として供給される。
従って、このノードＥには次段回路の入力容量や配線に
よる浮遊容量が存在する。そして、この浮遊容量はスイ
ッチングスピードを遅らせることになる。例えば、OUT
＝“H"、CLK2＝“L"、▲▼＝“L"のときに、リセ
ット信号Resetが“H"に変化したときの動作を考える。
リセット信号Resetが“H"レベルになると、論理回路159
内のＮチャネルMOSトランジスタ158がオンするから、ノ
ードＥの信号は“H"レベルから“L"レベルに変化しよう
とする。このとき、ノードＥの浮遊容量が大きいと、そ
の立ち下がり時間が遅くなる。また、ノードＤを“H"レ
ベルに設定するためには、クロックドインバータ164が
ノードＥの出力の伝達することにより行なわれるから、
ノードＥの出力データOUTの立ち下がり時間が大きくな
ると、それだけノードＤのレベル設定に時間がかかるこ
とになる。この結果、出力データOUTのレベル設定が遅
れることになる。また、リセット信号Resetが“H"レベ
ルから“L"レベルに変化するときやセット信号▲
▼が変化するときでも同様である。これらを解決するた
めには論理回路159内の各トランジスタのチャネル幅Ｗ
を大きくする方法や、ノードＤやノードＥにバッファを
挿入する方法が考えられる。しかし、論理回路159内で
はこれらのトランジスタが直列に接続されているため、
各トランジスタのチャネル幅Ｗを大きくする方法では出
力データOUTの立ち上がり、立ち下がりの改善効果は半
減するため、チャネル幅Ｗをより大きく設定しなければ
ならない。他方、ノードＤやノードＥにバッファを挿入
する方法は、それだけ素子数が多くなる。従って、これ
らの方法は集積回路化する際に製造価格の上昇をもたら
す。また、このようなことは第18図のセット優先のセッ
ト・リセット型ディレイドフリップフロップ回路につい
ても同様である。
（発明が解決しようとする課題） このように従来のデータ保持回路では、電源と接地との
間に貫通電流が流れないようにするために、多くのトラ
ンジスタを設けたり、また上記貫通電流の値を小さくす
るためにトランジスタのオン抵抗値を大きくする必要が
あり、これによって集積回路化の際にチップ面積が増大
したり、ゲート・アレイ等の集積回路上では構成が不可
能になるという欠点がある。
間に貫通電流が流れないようにするために、多くのトラ
ンジスタを設けたり、また上記貫通電流の値を小さくす
るためにトランジスタのオン抵抗値を大きくする必要が
あり、これによって集積回路化の際にチップ面積が増大
したり、ゲート・アレイ等の集積回路上では構成が不可
能になるという欠点がある。
さらにセット・リセット機能を持つ従来のデータ保持回
路では、セットもしくはリセット動作を高速に行なわせ
るために素子数の増加や素子サイズの増大を招き、集積
回路化する際に製造価格が上昇するという欠点がある。
路では、セットもしくはリセット動作を高速に行なわせ
るために素子数の増加や素子サイズの増大を招き、集積
回路化する際に製造価格が上昇するという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源と接地との間に流れる貫通電流
の値が小さくでき、集積回路化の際にチップ面積が増大
することを防止することができ、かつゲート・アレイ等
の集積回路上で容易に構成できるデータ保持回路を提供
することにある。
あり、その目的は、電源と接地との間に流れる貫通電流
の値が小さくでき、集積回路化の際にチップ面積が増大
することを防止することができ、かつゲート・アレイ等
の集積回路上で容易に構成できるデータ保持回路を提供
することにある。
さらにこの発明は、集積回路化する際に製造価格の上昇
を伴わないセット・リセット機能を有するデータ保持回
路を提供することにある。
を伴わないセット・リセット機能を有するデータ保持回
路を提供することにある。
［発明の構成］ （課題を解決するための手段） 第１の発明のデータ保持回路は、入力データを取り込む
CMOS型の入力データ取込回路と、上記入力データ取込回
路によって取り込まれたデータが入力されるCMOS型の第
１の反転回路と、上記第１の反転回路の出力をその入力
に帰還するCMOS型の第２の反転回路と、上記第２の反転
回路の出力と上記第１の反転回路の入力との間に挿入さ
れた抵抗素子とを具備し、上記入力データ取込回路は、
出力ノードである第１のノードと第２のノードとの間に
直列接続され、ゲートに入力データ及び第１のクロック
信号がそれぞれ供給されるＰチャネルの第１及び第２の
MOSトランジスタと、上記第１のノードと上記第２のノ
ードとの間に接続され、ゲートに第１の制御信号が供給
されるＰチャネルの第３のMOSトランジスタと、上記第
２のノードと第１の電源との間に接続され、ゲートに第
２の制御信号が供給されるＰチャネルの第４のMOSトラ
ンジスタと、上記第１のノードと第２の電源との間に直
列接続され、ゲートに入力データ、上記第１のクロック
信号と相補な関係にある第２のクロック信号及び上記第
１の制御信号がそれぞれ供給されるＮチャネルの第５、
第６及び第７のMOSトランジスタと。上記第１のノード
と上記第２の電源との間に接続され、ゲートに上記第２
の制御信号が供給されるＮチャネルの第８のMOSトラン
ジスタとから構成されてなることを特徴とする。
CMOS型の入力データ取込回路と、上記入力データ取込回
路によって取り込まれたデータが入力されるCMOS型の第
１の反転回路と、上記第１の反転回路の出力をその入力
に帰還するCMOS型の第２の反転回路と、上記第２の反転
回路の出力と上記第１の反転回路の入力との間に挿入さ
れた抵抗素子とを具備し、上記入力データ取込回路は、
出力ノードである第１のノードと第２のノードとの間に
直列接続され、ゲートに入力データ及び第１のクロック
信号がそれぞれ供給されるＰチャネルの第１及び第２の
MOSトランジスタと、上記第１のノードと上記第２のノ
ードとの間に接続され、ゲートに第１の制御信号が供給
されるＰチャネルの第３のMOSトランジスタと、上記第
２のノードと第１の電源との間に接続され、ゲートに第
２の制御信号が供給されるＰチャネルの第４のMOSトラ
ンジスタと、上記第１のノードと第２の電源との間に直
列接続され、ゲートに入力データ、上記第１のクロック
信号と相補な関係にある第２のクロック信号及び上記第
１の制御信号がそれぞれ供給されるＮチャネルの第５、
第６及び第７のMOSトランジスタと。上記第１のノード
と上記第２の電源との間に接続され、ゲートに上記第２
の制御信号が供給されるＮチャネルの第８のMOSトラン
ジスタとから構成されてなることを特徴とする。
第２の発明のデータ保持回路は、入力データを取り込む
CMOS型の入力データ取込回路と、上記入力データ取込回
路によって取り込まれたデータが入力されるCMOS型の第
１の反転回路と、上記第１の反転回路の出力をその入力
に帰還するCMOS型の第２の反転回路と、上記第２の反転
回路の出力と上記第１の反転回路の入力との間に挿入さ
れた抵抗素子とを具備し、上記入力データ取込回路は、
第１の電源と出力ノードである第１のノードとの間に直
列接続され、ゲートに第１の制御信号、第１のクロック
信号及び入力データがそれぞれ供給されるＰチャネルの
第１、第２及び第３のMOSトランジスタと、上記第１の
電源と上記第１のノードとの間に接続され、ゲートに第
２の制御信号が供給されるＰチャネルの第４のMOSトラ
ンジスタと、上記第１のノードと第２のノードとの間に
直列接続され、ゲートに入力データ及び上記第１のクロ
ック信号と相補な関係にある第２のクロック信号がそれ
ぞれ供給されるＮチャネルの第５及び第６のMOSトラン
ジスタと、上記第１のノードと上記第２のノードとの間
に接続され、ゲートに上記第１の制御信号が供給される
Ｎチャネルの第７のMOSトランジスタと、上記第２のノ
ードと第２の電源との間に接続され、ゲートに上記第２
の制御信号が供給されるＮチャネルの第８のMOSトラン
ジスタとから構成されてなることを特徴とする。
CMOS型の入力データ取込回路と、上記入力データ取込回
路によって取り込まれたデータが入力されるCMOS型の第
１の反転回路と、上記第１の反転回路の出力をその入力
に帰還するCMOS型の第２の反転回路と、上記第２の反転
回路の出力と上記第１の反転回路の入力との間に挿入さ
れた抵抗素子とを具備し、上記入力データ取込回路は、
第１の電源と出力ノードである第１のノードとの間に直
列接続され、ゲートに第１の制御信号、第１のクロック
信号及び入力データがそれぞれ供給されるＰチャネルの
第１、第２及び第３のMOSトランジスタと、上記第１の
電源と上記第１のノードとの間に接続され、ゲートに第
２の制御信号が供給されるＰチャネルの第４のMOSトラ
ンジスタと、上記第１のノードと第２のノードとの間に
直列接続され、ゲートに入力データ及び上記第１のクロ
ック信号と相補な関係にある第２のクロック信号がそれ
ぞれ供給されるＮチャネルの第５及び第６のMOSトラン
ジスタと、上記第１のノードと上記第２のノードとの間
に接続され、ゲートに上記第１の制御信号が供給される
Ｎチャネルの第７のMOSトランジスタと、上記第２のノ
ードと第２の電源との間に接続され、ゲートに上記第２
の制御信号が供給されるＮチャネルの第８のMOSトラン
ジスタとから構成されてなることを特徴とする。
第３の発明のデータ保持回路は、第１の電源と第１のノ
ードとの間に直列接続され、ゲートに第１の制御信号、
第１のクロック信号及び入力データがそれぞれ供給され
るＰチャネルの第１、第２及び第３のMOSトランジス
タ、第１の電源と上記第１のノードとの間に接続され、
ゲートに第２の制御信号が供給されるＰチャネルの第４
のMOSトランジスタ、上記第１のノードと第２のノード
との間に直列接続され、ゲートに上記データ及び上記第
１のクロック信号と相補な関係にある第２のクロック信
号がそれぞれ供給されるＮチャネルの第５及び第６のMO
Sトランジスタ、上記第１のノードと上記第２のノード
との間に接続され、ゲートに上記第１の制御信号が供給
されるＮチャネルの第７のMOSトランジスタ、上記第２
のノードと第２の電源との間に接続され、ゲートに上記
第２の制御信号が供給されるＮチャネルの第８のMOSト
ランジスタからなる論理回路と、上記第１のノードに入
力ノードが接続され、出力ノードがデータ出力ノードに
接続された第１のCMOS反転回路と、上記データ出力ノー
ドに入力ノードが接続され、出力ノードが上記第１のノ
ードに接続された第２のCMOS反転回路とを具備したこと
を特徴とする。
ードとの間に直列接続され、ゲートに第１の制御信号、
第１のクロック信号及び入力データがそれぞれ供給され
るＰチャネルの第１、第２及び第３のMOSトランジス
タ、第１の電源と上記第１のノードとの間に接続され、
ゲートに第２の制御信号が供給されるＰチャネルの第４
のMOSトランジスタ、上記第１のノードと第２のノード
との間に直列接続され、ゲートに上記データ及び上記第
１のクロック信号と相補な関係にある第２のクロック信
号がそれぞれ供給されるＮチャネルの第５及び第６のMO
Sトランジスタ、上記第１のノードと上記第２のノード
との間に接続され、ゲートに上記第１の制御信号が供給
されるＮチャネルの第７のMOSトランジスタ、上記第２
のノードと第２の電源との間に接続され、ゲートに上記
第２の制御信号が供給されるＮチャネルの第８のMOSト
ランジスタからなる論理回路と、上記第１のノードに入
力ノードが接続され、出力ノードがデータ出力ノードに
接続された第１のCMOS反転回路と、上記データ出力ノー
ドに入力ノードが接続され、出力ノードが上記第１のノ
ードに接続された第２のCMOS反転回路とを具備したこと
を特徴とする。
第４の発明のデータ保持回路は、第１の電源と第１のノ
ードとの間に接続され、ゲートに第１の制御信号が供給
されるＰチャネルの第１のMOSトランジスタ、上記第１
のノードと第２のノードとの間に直列接続され、ゲート
に第１のクロック信号及び入力データがそれぞれ供給さ
れるＰチャネルの第２及び第３のMOSトランジスタ、上
記第１のノードと第２のノードとの間に接続され、ゲー
トに第２の制御信号が供給されるＰチャネルの第４のMO
Sトランジスタ、上記第２のノードと第２の電源との間
に直列接続され、ゲートに上記入力データ、上記第１の
クロック信号と相補な関係にある第２のクロック信号及
び上記第２の制御信号がそれぞれ供給されるＮチャネル
の第５、第６及び第７のMOSトランジスタ、上記第２の
ノードと第２の電源との間に接続され、ゲートに上記第
１の制御信号が供給されるＮチャネルの第８のMOSトラ
ンジスタからなる論理回路と、上記第２のノードに入力
ノードが接続され、出力ノードがデータ出力ノードに接
続された第１のCMOS反転回路と、上記データ出力ノード
に入力ノードが接続され、出力ノードが上記第２のノー
ドに接続された第２のCMOS反転回路とを具備したことを
特徴とする。
ードとの間に接続され、ゲートに第１の制御信号が供給
されるＰチャネルの第１のMOSトランジスタ、上記第１
のノードと第２のノードとの間に直列接続され、ゲート
に第１のクロック信号及び入力データがそれぞれ供給さ
れるＰチャネルの第２及び第３のMOSトランジスタ、上
記第１のノードと第２のノードとの間に接続され、ゲー
トに第２の制御信号が供給されるＰチャネルの第４のMO
Sトランジスタ、上記第２のノードと第２の電源との間
に直列接続され、ゲートに上記入力データ、上記第１の
クロック信号と相補な関係にある第２のクロック信号及
び上記第２の制御信号がそれぞれ供給されるＮチャネル
の第５、第６及び第７のMOSトランジスタ、上記第２の
ノードと第２の電源との間に接続され、ゲートに上記第
１の制御信号が供給されるＮチャネルの第８のMOSトラ
ンジスタからなる論理回路と、上記第２のノードに入力
ノードが接続され、出力ノードがデータ出力ノードに接
続された第１のCMOS反転回路と、上記データ出力ノード
に入力ノードが接続され、出力ノードが上記第２のノー
ドに接続された第２のCMOS反転回路とを具備したことを
特徴とする。
（作用） 入力データ取込回路によって取り込まれたデータと、第
２の反転回路の出力データのレベルが逆の場合、入力デ
ータ取込回路と第２の反転回路とを介して電源と接地と
の間に流れる貫通電流の値は、抵抗素子を挿入すること
によって削減される。このため、入力データ取込回路と
第１及び第２の反転回路を構成するMOSトランジスタは
全て同一の寸法のものを使用することができる。
２の反転回路の出力データのレベルが逆の場合、入力デ
ータ取込回路と第２の反転回路とを介して電源と接地と
の間に流れる貫通電流の値は、抵抗素子を挿入すること
によって削減される。このため、入力データ取込回路と
第１及び第２の反転回路を構成するMOSトランジスタは
全て同一の寸法のものを使用することができる。
またセット・リセット機能を持つデータ保持回路では、
データ出力ノードに第１のCMOS反転回路の出力ノードを
接続するようにしており、セット・リセット信号に相当
する第１、第２の制御信号が供給される論理回路はその
前段に設けるようにしているので、第１のCMOS反転回路
を構成するＰチャネル及びＮチャネルMOSトランジスタ
の素子サイズをそれ程大きくすることなしにセット、リ
セット時に出力データを高速に設定することができる。
データ出力ノードに第１のCMOS反転回路の出力ノードを
接続するようにしており、セット・リセット信号に相当
する第１、第２の制御信号が供給される論理回路はその
前段に設けるようにしているので、第１のCMOS反転回路
を構成するＰチャネル及びＮチャネルMOSトランジスタ
の素子サイズをそれ程大きくすることなしにセット、リ
セット時に出力データを高速に設定することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明のデータ保持回路の第１の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、それぞれ２個のＰチャネルMOSトランジスタ1
1,12及びＮチャネルMOSトランジスタ13,14からなるクロ
ックドインバータ15と、それぞれ１個のＰチャネルMOS
トランジスタ16及びＮチャネルMOSトランジスタ17から
なるインバータ18と、それぞれ１個のＰチャネルMOSト
ランジスタ19及びＮチャネルMOSトランジスタ20からな
るクロックドインバータ21と、抵抗22とから構成されて
いる。
る構成を示す回路図である。この実施例によるデータ保
持回路は、それぞれ２個のＰチャネルMOSトランジスタ1
1,12及びＮチャネルMOSトランジスタ13,14からなるクロ
ックドインバータ15と、それぞれ１個のＰチャネルMOS
トランジスタ16及びＮチャネルMOSトランジスタ17から
なるインバータ18と、それぞれ１個のＰチャネルMOSト
ランジスタ19及びＮチャネルMOSトランジスタ20からな
るクロックドインバータ21と、抵抗22とから構成されて
いる。
上記クロックドインバータ15のＰチャネルMOSトランジ
スタ11のゲートにはクロック信号▲▼が、Ｐチャ
ネルMOSトランジスタ12及びＮチャネルMOSトランジスタ
13の各ゲートには入力データINが、ＮチャネルMOSトラ
ンジスタ14のゲートにはクロック信号CLKがそれぞれ供
給される。上記インバータ18のＰチャネルMOSトランジ
スタ16及びＮチャネルMOSトランジスタ17の各ゲートに
は上記クロックドインバータ15の出力ノードＡの信号が
供給される。上記インバータ21のＰチャネルMOSトラン
ジスタ19及びＮチャネルMOSトランジスタ20の各ゲート
には上記インバータ18の出力ノードＢの信号が供給され
る。そして、上記インバータ18の出力ノードＢの信号は
保持データOUTとして出力され、上記インバータ21の出
力ノードＣの信号は抵抗22を介して上記インバータ18の
入力に帰還される。
スタ11のゲートにはクロック信号▲▼が、Ｐチャ
ネルMOSトランジスタ12及びＮチャネルMOSトランジスタ
13の各ゲートには入力データINが、ＮチャネルMOSトラ
ンジスタ14のゲートにはクロック信号CLKがそれぞれ供
給される。上記インバータ18のＰチャネルMOSトランジ
スタ16及びＮチャネルMOSトランジスタ17の各ゲートに
は上記クロックドインバータ15の出力ノードＡの信号が
供給される。上記インバータ21のＰチャネルMOSトラン
ジスタ19及びＮチャネルMOSトランジスタ20の各ゲート
には上記インバータ18の出力ノードＢの信号が供給され
る。そして、上記インバータ18の出力ノードＢの信号は
保持データOUTとして出力され、上記インバータ21の出
力ノードＣの信号は抵抗22を介して上記インバータ18の
入力に帰還される。
この実施例回路で、クロック信号▲▼が“L"レベ
ルでクロック信号CLKが“H"レベルのとき、クロックド
インバータ15が動作し、入力データINはこのクロックド
インバータ15で反転されてインバータ18に入力される。
このとき、入力データINの取込みが行なわれ、インバー
タ18は入力された信号を反転する。さらに、このインバ
ータ18の出力はインバータ21で反転され、抵抗22を介し
てインバータ18の入力に正帰還され、保持データOUTが
インバータ18から出力される。
ルでクロック信号CLKが“H"レベルのとき、クロックド
インバータ15が動作し、入力データINはこのクロックド
インバータ15で反転されてインバータ18に入力される。
このとき、入力データINの取込みが行なわれ、インバー
タ18は入力された信号を反転する。さらに、このインバ
ータ18の出力はインバータ21で反転され、抵抗22を介し
てインバータ18の入力に正帰還され、保持データOUTが
インバータ18から出力される。
すなわち、このデータ保持回路では、前記第14図の従来
回路と同様に、クロックドインバータ15が動作し、入力
データINの取込みが行なわれると、２個のインバータ1
8,21によってデータの保持が行なわれる。
回路と同様に、クロックドインバータ15が動作し、入力
データINの取込みが行なわれると、２個のインバータ1
8,21によってデータの保持が行なわれる。
そして、例えばインバータ21の出力ノードＣの信号が
“H"レベルのときに、クロックドインバータ15が動作
し、入力データINの取込みが行なわれてこのクロックド
インバータ15の出力ノードＡに“L"レベルのデータが出
力されるときの、ノードＡの電位VA1は、トランジスタ1
9,13,14のオン抵抗をRp19,Rn13,Rn14、抵抗22の抵抗値
をR22とすると、次式で与えられる。
“H"レベルのときに、クロックドインバータ15が動作
し、入力データINの取込みが行なわれてこのクロックド
インバータ15の出力ノードＡに“L"レベルのデータが出
力されるときの、ノードＡの電位VA1は、トランジスタ1
9,13,14のオン抵抗をRp19,Rn13,Rn14、抵抗22の抵抗値
をR22とすると、次式で与えられる。
ここで、抵抗22の値R22がRn13＋Rn14に比べて十分大き
くなるように設定しておけば、電位VA1をほぼ接地電位
の0Vにすることができる。例えば、R22＝1MΩ、Rn13＝R
n14＝1KΩ、Rp19＝10KΩ、VDD＝5Vとすれば、VA1は次式
で示されるように約0.01Vになる。
くなるように設定しておけば、電位VA1をほぼ接地電位
の0Vにすることができる。例えば、R22＝1MΩ、Rn13＝R
n14＝1KΩ、Rp19＝10KΩ、VDD＝5Vとすれば、VA1は次式
で示されるように約0.01Vになる。
また、予め２個のインバータ18,21によって保持されて
いるデータと、次にクロックドインバータ15によって取
込みが行なわれる入力データINのレベルが逆の場合、電
源VDDと接地との間には次式で与えられるような貫通電
流I1が流れる。
いるデータと、次にクロックドインバータ15によって取
込みが行なわれる入力データINのレベルが逆の場合、電
源VDDと接地との間には次式で与えられるような貫通電
流I1が流れる。
I1＝VDD ／（Rp19＋R22＋Rn13＋Rn14） …３ 上記３式に上記のような各値を代入すると、この貫通電
流I1はほぼ0.0049mAと極めて小さな値になる。また、こ
の貫通電流はインバータ18の出力ノードＢが“H"レベル
になれば、インバータ21の出力ノードＣが“L"レベルに
なるため、その時点で流れなくなる。
流I1はほぼ0.0049mAと極めて小さな値になる。また、こ
の貫通電流はインバータ18の出力ノードＢが“H"レベル
になれば、インバータ21の出力ノードＣが“L"レベルに
なるため、その時点で流れなくなる。
他方、インバータ21の出力ノードＣの信号が“L"レベル
のときに、クロックドインバータ15が動作し、入力デー
タINの取込みが行なわれてこのクロックドインバータ15
の出力ノードＡに“H"レベルのデータが出力されるとき
の、ノードＡの電位VA2は、トランジスタ11,12,20のオ
ン抵抗をRp11,Rp21,Rn20とすると次式で与えられる。
のときに、クロックドインバータ15が動作し、入力デー
タINの取込みが行なわれてこのクロックドインバータ15
の出力ノードＡに“H"レベルのデータが出力されるとき
の、ノードＡの電位VA2は、トランジスタ11,12,20のオ
ン抵抗をRp11,Rp21,Rn20とすると次式で与えられる。
VA2＝（P22＋Rn20）・VDD /Rp11＋Rp12＋R22＋Rn20 …４ ここで、前記と同様に抵抗22の値R22がRp11＋Rp12に比
べて十分大きくなるように設定しておけば、電位VA2を
ほぼ電源電位VDDにすることができる。例えば、R22＝1M
Ω、Rp11＝Rp12＝1KΩ、Rn20＝10KΩ、VDD＝5Vとすれ
ば、VA2は次式で示すように4.99Vになる。
べて十分大きくなるように設定しておけば、電位VA2を
ほぼ電源電位VDDにすることができる。例えば、R22＝1M
Ω、Rp11＝Rp12＝1KΩ、Rn20＝10KΩ、VDD＝5Vとすれ
ば、VA2は次式で示すように4.99Vになる。
また、このとき、電源VDDと接地との間には次式で与え
られるような貫通電流I2が流れる。
られるような貫通電流I2が流れる。
I2＝VDD ／（Rp11＋Rp12＋R22＋Rn20） …６ 上記６式に上記の各値を代入すると、この貫通電流I2は
I1と同様にほぼ0.0049mAと極めて小さな値になり、この
貫通電流はインバータ18の出力ノードＢが“L"レベルに
なれば、インバータ21の出力ノードＣが“H"レベルにな
るため、その時点で流れなくなる。
I1と同様にほぼ0.0049mAと極めて小さな値になり、この
貫通電流はインバータ18の出力ノードＢが“L"レベルに
なれば、インバータ21の出力ノードＣが“H"レベルにな
るため、その時点で流れなくなる。
このようにインバータ21の出力とインバータ18の入力と
の間に抵抗22を挿入することにより、前記第14図の従来
回路に比べてトランジスタの数を２個少なくできる。な
お、この実施例回路では抵抗22を１個余分に設ける必要
があるが、一般に集積回路では抵抗とMOSトランジスタ
との占有面積を比較した場合、抵抗はMOSトランジスタ
と同等もしくはそれ以下にすることができる。このた
め、データ保持回路が多数設けられた集積回路では、そ
のチップサイズを従来に比べて小さくすることができ
る。
の間に抵抗22を挿入することにより、前記第14図の従来
回路に比べてトランジスタの数を２個少なくできる。な
お、この実施例回路では抵抗22を１個余分に設ける必要
があるが、一般に集積回路では抵抗とMOSトランジスタ
との占有面積を比較した場合、抵抗はMOSトランジスタ
と同等もしくはそれ以下にすることができる。このた
め、データ保持回路が多数設けられた集積回路では、そ
のチップサイズを従来に比べて小さくすることができ
る。
また、上記実施例回路では抵抗22を設けることによって
電源と接地との間に流れる貫通電流の削減を図るように
しているので、全てのトランジスタの寸法を同一に設計
してもよい。このため、前記第15図もしくは第16図の従
来回路のように、貫通電流の削減を図るためにある特定
のトランジスタの寸法を変える必要がなくなる。従っ
て、これによってもチップサイズの縮小化を図ることが
でき、同一寸法のトランジスタで構成されるゲート・ア
レイ等の集積回路上にこの実施例回路を構成することが
可能になる。
電源と接地との間に流れる貫通電流の削減を図るように
しているので、全てのトランジスタの寸法を同一に設計
してもよい。このため、前記第15図もしくは第16図の従
来回路のように、貫通電流の削減を図るためにある特定
のトランジスタの寸法を変える必要がなくなる。従っ
て、これによってもチップサイズの縮小化を図ることが
でき、同一寸法のトランジスタで構成されるゲート・ア
レイ等の集積回路上にこの実施例回路を構成することが
可能になる。
第２図はこの発明のデータ保持回路の第２の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ15の代りに、ゲートにクロック信号CLKが供
給されるＰチャネルMOSトランジスタ23と、ゲートにク
ロック信号CLKが供給されるＮチャネルMOSトランジスタ
24のソース・ドレイン間を並列接続して構成されるCMOS
型のトランスファーゲート25を用いるようにしたもので
ある。
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ15の代りに、ゲートにクロック信号CLKが供
給されるＰチャネルMOSトランジスタ23と、ゲートにク
ロック信号CLKが供給されるＮチャネルMOSトランジスタ
24のソース・ドレイン間を並列接続して構成されるCMOS
型のトランスファーゲート25を用いるようにしたもので
ある。
このようにトランスファーゲート25を入力データINの取
込回路に使用したデータ保持回路では、予め２個のイン
バータ18,21によって保持されているエータと、次にト
ランスファーゲート25によって取込みが行なわれる入力
データINのレベルが逆の場合に、電源VDDと接地との間
には入力データINを発生する回路とインバータ21との間
で前記のような貫通電流が流れる。ところが、この場合
にも抵抗22が設けられているため、トランジスタ19,20
のオン抵抗を大きくすることなしに、電源VDDと接地と
の間に流れる貫通電流の値を小さくすることができる。
込回路に使用したデータ保持回路では、予め２個のイン
バータ18,21によって保持されているエータと、次にト
ランスファーゲート25によって取込みが行なわれる入力
データINのレベルが逆の場合に、電源VDDと接地との間
には入力データINを発生する回路とインバータ21との間
で前記のような貫通電流が流れる。ところが、この場合
にも抵抗22が設けられているため、トランジスタ19,20
のオン抵抗を大きくすることなしに、電源VDDと接地と
の間に流れる貫通電流の値を小さくすることができる。
第３図はこの発明のデータ保持回路の第３の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ15の代りに、セット信号Setに基づいて保持
データOUTを“H"レベルに設定するためのCMOS型の論理
回路30を設けるようにしたものである。この論理回路30
は電源VDDと出力ノードＡとの間にソース・ドレイン間
が直列接続され、各ゲートにセット信号Set,クロック信
号▲▼及び入力データINが供給される３個のＰチ
ャネルMOSトランジスタ31,32,33と、出力ノードＡと接
地との間にソース・ドレイン間が直列接続され、各ゲー
トに入力データIN及びクロック信号CLKが供給される２
個のＮチャネルMOSトランジスタ34,35と、出力ノードＡ
と接地との間にソース・ドレイン間が接続され、ゲート
にセット信号Setが供給されるＮチャネルMOSトランジス
タ36とから構成されている。
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ15の代りに、セット信号Setに基づいて保持
データOUTを“H"レベルに設定するためのCMOS型の論理
回路30を設けるようにしたものである。この論理回路30
は電源VDDと出力ノードＡとの間にソース・ドレイン間
が直列接続され、各ゲートにセット信号Set,クロック信
号▲▼及び入力データINが供給される３個のＰチ
ャネルMOSトランジスタ31,32,33と、出力ノードＡと接
地との間にソース・ドレイン間が直列接続され、各ゲー
トに入力データIN及びクロック信号CLKが供給される２
個のＮチャネルMOSトランジスタ34,35と、出力ノードＡ
と接地との間にソース・ドレイン間が接続され、ゲート
にセット信号Setが供給されるＮチャネルMOSトランジス
タ36とから構成されている。
この実施例回路において、セット信号Setが“H"レベル
にされているときは、論理回路30内のＰチャネルMOSト
ランジスタ31がオフし、ＮチャネルMOSトランジスタ36
がオンするため、出力ノードＡは入力データINにかかわ
らず“L"レベルに設定される。従って、インバータ18の
出力ノードＢの信号、すなわち保持データOUTは"H"レベ
ルにされる。
にされているときは、論理回路30内のＰチャネルMOSト
ランジスタ31がオフし、ＮチャネルMOSトランジスタ36
がオンするため、出力ノードＡは入力データINにかかわ
らず“L"レベルに設定される。従って、インバータ18の
出力ノードＢの信号、すなわち保持データOUTは"H"レベ
ルにされる。
他方、セット信号Setが“L"レベルにされているときは
ＰチャネルMOSトランジスタ31がオンし、ＮチャネルMOS
トランジスタ36がオフするため、この論理回路30は第１
図中のクロックドインバータ15と同様にクロック信号▲
▼,CLKに同期して入力データINの反転を行なうこ
とになる。
ＰチャネルMOSトランジスタ31がオンし、ＮチャネルMOS
トランジスタ36がオフするため、この論理回路30は第１
図中のクロックドインバータ15と同様にクロック信号▲
▼,CLKに同期して入力データINの反転を行なうこ
とになる。
この実施例の場合でも、抵抗22の値R22を論理回路30内
のＮチャネルMOSトランジスタ34,35のそれぞれのオン抵
抗値の和（Rn34＋Rn35）及びＮチャネルMOSトランジス
タ35のオン抵抗Rn36に比べて十分大きくなるように設定
しておけば、“H"レベルの入力データINが供給されたと
き及びセット信号Setが“H"レベルにされたときにノー
ドＡの電位をほぼ接地電位の0Vに設定することができ
る。さらに抵抗22の値R22を論理回路30内のＰチャネルM
OSトランジスタ31,32,33のそれぞれのオン抵抗値の和
（Rp31＋Rp32＋Rp33）に比べて十分大きくなるように設
定しておけば、“L"レベルの入力データINが供給された
ときにノードＡの電位をほぼ電源電位VDDにすることが
できる。
のＮチャネルMOSトランジスタ34,35のそれぞれのオン抵
抗値の和（Rn34＋Rn35）及びＮチャネルMOSトランジス
タ35のオン抵抗Rn36に比べて十分大きくなるように設定
しておけば、“H"レベルの入力データINが供給されたと
き及びセット信号Setが“H"レベルにされたときにノー
ドＡの電位をほぼ接地電位の0Vに設定することができ
る。さらに抵抗22の値R22を論理回路30内のＰチャネルM
OSトランジスタ31,32,33のそれぞれのオン抵抗値の和
（Rp31＋Rp32＋Rp33）に比べて十分大きくなるように設
定しておけば、“L"レベルの入力データINが供給された
ときにノードＡの電位をほぼ電源電位VDDにすることが
できる。
第４図はこの発明のデータ保持回路の第４の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ15の代りに、リセット信号Resetに基づいて
保持データOUTを“L"レベルに設定するためのCMOS型の
論理回路40を設けるようにしたものである。この論理回
路40は電源VDDと出力ノードＡとの間にソース・ドレイ
ン間が直列接続され、各ゲートにクロック信号▲
▼及び入力データINが供給される２個のＰチャネルMOS
トランジスタ41,42と、電源VDDと出力ノードＡとの間に
ソース・ドレイン間が接続され、ゲートにリセット信号
▲▼が供給されるＰチャネルMOSトランジス
タ43と、出力ノードＡと接地との間にソース・ドレイン
間が接続され、各ゲートに入力データIN,クロック信号C
LK及びリセット信号▲▼が供給される３個の
ＮチャネルMOSトランジスタ4,45,46とから構成されてい
る。
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ15の代りに、リセット信号Resetに基づいて
保持データOUTを“L"レベルに設定するためのCMOS型の
論理回路40を設けるようにしたものである。この論理回
路40は電源VDDと出力ノードＡとの間にソース・ドレイ
ン間が直列接続され、各ゲートにクロック信号▲
▼及び入力データINが供給される２個のＰチャネルMOS
トランジスタ41,42と、電源VDDと出力ノードＡとの間に
ソース・ドレイン間が接続され、ゲートにリセット信号
▲▼が供給されるＰチャネルMOSトランジス
タ43と、出力ノードＡと接地との間にソース・ドレイン
間が接続され、各ゲートに入力データIN,クロック信号C
LK及びリセット信号▲▼が供給される３個の
ＮチャネルMOSトランジスタ4,45,46とから構成されてい
る。
この実施例回路において、リセット信号▲▼
が“L"レベルにされているときは、論理回路40内のＰチ
ャネルMOSトランジスタ43がオンし、ＮチャネルMOSトラ
ンジスタ46がオフするため、出力ノードＡは入力データ
INにかかわらず“H"レベルに設定される。従って、イン
バータ18の出力ノードＢの信号、すなわち保持データOU
Tは“L"レベルにされる。
が“L"レベルにされているときは、論理回路40内のＰチ
ャネルMOSトランジスタ43がオンし、ＮチャネルMOSトラ
ンジスタ46がオフするため、出力ノードＡは入力データ
INにかかわらず“H"レベルに設定される。従って、イン
バータ18の出力ノードＢの信号、すなわち保持データOU
Tは“L"レベルにされる。
他方、リセット信号▲▼が“H"レベルにされ
ているときはＰチャネルMOSトランジスタ43がオフし、
ＮチャネルMOSトランジスタ46がオンするため、この論
理回路40は第１図中のクロックドインバータ15と同様に
クロック信号▲▼,CLKに同期して入力データINの
反転を行なうことになる。
ているときはＰチャネルMOSトランジスタ43がオフし、
ＮチャネルMOSトランジスタ46がオンするため、この論
理回路40は第１図中のクロックドインバータ15と同様に
クロック信号▲▼,CLKに同期して入力データINの
反転を行なうことになる。
この実施例の場合でも、抵抗22の値R22を論理回路40内
のＮチャネルMOSトランジスタ44,45,46のそれぞれのオ
ン抵抗値の和（Rn44＋Rn45＋Rn46）に比べて十分大きく
なるように設定しておけば、“H"レベルの入力データIN
が供給されたときにノードＡの電位をほぼ接地電位の0V
に設定することができる。さらに抵抗22の値R22を論理
回路40内のＰチャネルMOSトランジスタ41,42のそれぞれ
のオン抵抗値の和（Rp41＋Rp42）及びＰチャネルMOSト
ランジスタ43のオン抵抗Rp43に比べて十分大きくなるよ
うに設定しておけば、“L"レベルの入力データINが供給
されたとき及びリセット信号▲▼が“L"レベ
ルにされたときにノードＡの電位をほぼ電源電位VDDに
することができる。
のＮチャネルMOSトランジスタ44,45,46のそれぞれのオ
ン抵抗値の和（Rn44＋Rn45＋Rn46）に比べて十分大きく
なるように設定しておけば、“H"レベルの入力データIN
が供給されたときにノードＡの電位をほぼ接地電位の0V
に設定することができる。さらに抵抗22の値R22を論理
回路40内のＰチャネルMOSトランジスタ41,42のそれぞれ
のオン抵抗値の和（Rp41＋Rp42）及びＰチャネルMOSト
ランジスタ43のオン抵抗Rp43に比べて十分大きくなるよ
うに設定しておけば、“L"レベルの入力データINが供給
されたとき及びリセット信号▲▼が“L"レベ
ルにされたときにノードＡの電位をほぼ電源電位VDDに
することができる。
第５図はこの発明のデータ保持回路の第５の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は。上記第１図の実施例回路におけるクロックド
インバータ15の代りに、セット・リセット機能を持つセ
ット優先型のCMOS型の論理回路50を設けるようにしたも
のである。すなわち、この論理回路50は、電源VDDとノ
ードＤとの間にソース・ドレイン間が接続され、ゲート
にセット信号Setが供給されるＰチャネルMOSトランジス
タ51と、上記ノードＤと出力ノードＡとの間にソース・
ドレイン間が直列接続され、各ゲートにクロック信号▲
▼及び入力データINが供給される２個のＰチャネ
ルMOSトランジスタ52,53と、上記ノードＤと出力ノード
Ａとの間にソース・ドレイン間が接続され、ゲートにリ
セット信号▲▼が供給されるＰチャネルMOS
トランジスタ54と、出力ノードＡと接地との間にソース
・ドレイン間が直列接続され、各ゲートに入力データI
N,クロック信号CLK及びリセット信号▲▼が
供給される３個のＮチャネルMOSトランジスタ55,56,57
と、出力ノードＡと接地との間にソース・ドレイン間が
接続され、ゲートにセット信号Setが供給されるＮチャ
ネルMOSトランジスタ58とから構成されている。
る構成を示す回路図である。この実施例によるデータ保
持回路は。上記第１図の実施例回路におけるクロックド
インバータ15の代りに、セット・リセット機能を持つセ
ット優先型のCMOS型の論理回路50を設けるようにしたも
のである。すなわち、この論理回路50は、電源VDDとノ
ードＤとの間にソース・ドレイン間が接続され、ゲート
にセット信号Setが供給されるＰチャネルMOSトランジス
タ51と、上記ノードＤと出力ノードＡとの間にソース・
ドレイン間が直列接続され、各ゲートにクロック信号▲
▼及び入力データINが供給される２個のＰチャネ
ルMOSトランジスタ52,53と、上記ノードＤと出力ノード
Ａとの間にソース・ドレイン間が接続され、ゲートにリ
セット信号▲▼が供給されるＰチャネルMOS
トランジスタ54と、出力ノードＡと接地との間にソース
・ドレイン間が直列接続され、各ゲートに入力データI
N,クロック信号CLK及びリセット信号▲▼が
供給される３個のＮチャネルMOSトランジスタ55,56,57
と、出力ノードＡと接地との間にソース・ドレイン間が
接続され、ゲートにセット信号Setが供給されるＮチャ
ネルMOSトランジスタ58とから構成されている。
この実施例回路において、セット信号Setが“H"レベル
にされているときは、論理回路50内のＮチャネルMOSト
ランジスタ58がオンすることにより、出力ノードＡは入
力データINにかかわらず“L"レベルに設定される。従っ
て、インバータ18の出力ノードＢの信号、すなわち保持
データOUTは“H"レベルにされる。
にされているときは、論理回路50内のＮチャネルMOSト
ランジスタ58がオンすることにより、出力ノードＡは入
力データINにかかわらず“L"レベルに設定される。従っ
て、インバータ18の出力ノードＢの信号、すなわち保持
データOUTは“H"レベルにされる。
他方、セット信号Setが“L"レベルのときにリセット信
号▲▼が“L"レベルにされることにより、論
理回路50内のＰチャネルMOSトランジスタ51,54がオンす
る。このときは、出力ノードＡが入力データINにかかわ
らず“H"レベルに設定される。従って、インバータ18の
出力ノードＢの信号、すなわち保持データOUTは“L"レ
ベルにされる。
号▲▼が“L"レベルにされることにより、論
理回路50内のＰチャネルMOSトランジスタ51,54がオンす
る。このときは、出力ノードＡが入力データINにかかわ
らず“H"レベルに設定される。従って、インバータ18の
出力ノードＢの信号、すなわち保持データOUTは“L"レ
ベルにされる。
この実施例の場合でも、抵抗22の値R22を論理回路50内
のＮチャネルMOSトランジスタ55,56,57のそれぞれのオ
ン抵抗値の和（Rn55＋Rn56＋Rn57）に比べて十分大きく
なるように設定しておけば、“H"レベルの入力データIN
が供給されたときにノードＡの電位をほぼ接地電位の0V
に設定することができる。さらに抵抗22の値R22を論理
回路50内のＰチャネルMOSトランジスタ51,54それぞれの
オン抵抗値の和（Rp51＋Rp54）に比べて十分大きくなる
ように設定しておけば、セット信号Setが“L"レベルの
ときに“L"レベルのリセット信号Resetが供給された場
合に、ノードＡの電位をほぼ電源電位VDDにすることが
できる。さらに上記抵抗22の値R22を論理回路50内のＮ
チャネルMOSトランジスタ58のオン抵抗Rn58に比べて十
分大きくなるように設定しておけば、“H"レベルのセッ
ト信号Setが供給された場合に、ノードＡの電位をほぼ
接地電位の0Vにすることができる。
のＮチャネルMOSトランジスタ55,56,57のそれぞれのオ
ン抵抗値の和（Rn55＋Rn56＋Rn57）に比べて十分大きく
なるように設定しておけば、“H"レベルの入力データIN
が供給されたときにノードＡの電位をほぼ接地電位の0V
に設定することができる。さらに抵抗22の値R22を論理
回路50内のＰチャネルMOSトランジスタ51,54それぞれの
オン抵抗値の和（Rp51＋Rp54）に比べて十分大きくなる
ように設定しておけば、セット信号Setが“L"レベルの
ときに“L"レベルのリセット信号Resetが供給された場
合に、ノードＡの電位をほぼ電源電位VDDにすることが
できる。さらに上記抵抗22の値R22を論理回路50内のＮ
チャネルMOSトランジスタ58のオン抵抗Rn58に比べて十
分大きくなるように設定しておけば、“H"レベルのセッ
ト信号Setが供給された場合に、ノードＡの電位をほぼ
接地電位の0Vにすることができる。
第６図はこの発明のデータ保持回路の第６の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ15の代りに、セット・リセット機能を持つリ
セット優先型のCMOS型の論理回路60を設けるようにした
ものである。すなわち、この論理回路60は、電源VDDと
出力ノードＡとの間にソース・ドレイン間が直列接続さ
れ、各ゲートにセット信号Set,クロック信号▲▼
及び入力データINが供給される３個のＰチャネルMOSト
ランジスタ61,62,63と、電源VDDと出力ノードＡとの間
にソース・ドレイン間が接続され、ゲートにリセット信
号▲▼が供給されるＰチャネルMOSトランジ
スタ64と、出力ノードＡとノードＥとの間にソース・ド
レイン間が直列接続され、各ゲートに入力データIN及び
クロック信号CLKが供給される２個のＮチャネルMOSトラ
ンジスタ65,66と、上記ノードＥと接地との間にソース
・ドレイン間が接続され、ゲートにリセット信号▲
▼が供給されるＮチャネルMOSトランジスタ67
と、出力ノードＡと上記ノードＥとの間にソース・ドレ
イン間が接続され、ゲートにセット信号Setが供給され
るＮチャネルMOSトランジスタ68とから構成されてい
る。
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ15の代りに、セット・リセット機能を持つリ
セット優先型のCMOS型の論理回路60を設けるようにした
ものである。すなわち、この論理回路60は、電源VDDと
出力ノードＡとの間にソース・ドレイン間が直列接続さ
れ、各ゲートにセット信号Set,クロック信号▲▼
及び入力データINが供給される３個のＰチャネルMOSト
ランジスタ61,62,63と、電源VDDと出力ノードＡとの間
にソース・ドレイン間が接続され、ゲートにリセット信
号▲▼が供給されるＰチャネルMOSトランジ
スタ64と、出力ノードＡとノードＥとの間にソース・ド
レイン間が直列接続され、各ゲートに入力データIN及び
クロック信号CLKが供給される２個のＮチャネルMOSトラ
ンジスタ65,66と、上記ノードＥと接地との間にソース
・ドレイン間が接続され、ゲートにリセット信号▲
▼が供給されるＮチャネルMOSトランジスタ67
と、出力ノードＡと上記ノードＥとの間にソース・ドレ
イン間が接続され、ゲートにセット信号Setが供給され
るＮチャネルMOSトランジスタ68とから構成されてい
る。
この実施例回路において、リセット信号▲▼
が“L"レベルにされているときは、論理回路60内のＰチ
ャネルMOSトランジスタ64がオンすることにより、出力
ノードＡは入力データINにかかわらず“H"レベルに設定
される。従って、インバータ18の出力ノードＢの信号、
すなわち保持データOUTは“L"レベルにされる。
が“L"レベルにされているときは、論理回路60内のＰチ
ャネルMOSトランジスタ64がオンすることにより、出力
ノードＡは入力データINにかかわらず“H"レベルに設定
される。従って、インバータ18の出力ノードＢの信号、
すなわち保持データOUTは“L"レベルにされる。
他方、リセット信号▲▼が“H"レベルのとき
にセット信号Setが“H"レベルにされることにより、論
理回路60内のＮチャネルMOSトランジスタ67,68がオンす
る。このときは、出力ノードＡが入力データINにかかわ
らず“L"レベルに設定される。従って、インバータ18の
出力ノードＢの信号、すなわち保持データOUTは“H"レ
ベルにされる。
にセット信号Setが“H"レベルにされることにより、論
理回路60内のＮチャネルMOSトランジスタ67,68がオンす
る。このときは、出力ノードＡが入力データINにかかわ
らず“L"レベルに設定される。従って、インバータ18の
出力ノードＢの信号、すなわち保持データOUTは“H"レ
ベルにされる。
この実施例の場合でも、抵抗22の値R22を論理回路60内
のＮチャネルMOSトランジスタ65,66,67のそれぞれのオ
ン抵抗値の和（Rn65＋Rn66＋Rn67）に比べて十分大きく
なるように設定しておけば、“H"レベルの入力データIN
が供給されたときにノードＡの電位をほぼ接地電位の0V
に設定することができる。さらに抵抗22の値R22を論理
回路60内のＰチャネルMOSトランジスタ61,62,63のそれ
ぞれのオン抵抗値の和（Rp61＋Rp62＋Rp63）に比べて十
分大きくなるように設定しておけば、“L"レベルの入力
データINが供給されたときにノードＡの電位をほぼ電流
電位VDDにすることができる。
のＮチャネルMOSトランジスタ65,66,67のそれぞれのオ
ン抵抗値の和（Rn65＋Rn66＋Rn67）に比べて十分大きく
なるように設定しておけば、“H"レベルの入力データIN
が供給されたときにノードＡの電位をほぼ接地電位の0V
に設定することができる。さらに抵抗22の値R22を論理
回路60内のＰチャネルMOSトランジスタ61,62,63のそれ
ぞれのオン抵抗値の和（Rp61＋Rp62＋Rp63）に比べて十
分大きくなるように設定しておけば、“L"レベルの入力
データINが供給されたときにノードＡの電位をほぼ電流
電位VDDにすることができる。
第７図はこの発明に係るデータ保持回路が構成される集
積回路の一例を示すパターン平面図である。この集積回
路は全面に同一寸法のMOSトランジスタを多数敷きつめ
た、いわゆる全面敷きつめ型ゲート・アレイのものであ
り、81は内部素子及び配線領域、82は周辺に配置された
パッドである。
積回路の一例を示すパターン平面図である。この集積回
路は全面に同一寸法のMOSトランジスタを多数敷きつめ
た、いわゆる全面敷きつめ型ゲート・アレイのものであ
り、81は内部素子及び配線領域、82は周辺に配置された
パッドである。
第８図は上記第７図に示す集積回路において、内部素子
及び配線領域81を拡大して示すパターン平面図である。
図中、81pは多数のＰチャネルMOSトランジスタ83が構成
される内部素子及び配線領域であり、各ＰチャネルMOS
トランジスタ83はソース・ドレインとなる一対のｐ型拡
散領域84と、その中央に配置され例えば多結晶シリコン
層等で構成されたゲート電極85とから構成されている。
他方、81nは多数のＮチャネルMOSトランジスタ86が構成
される内部素子及び配線領域であり、各ＮチャネルMOS
トランジスタ86はソース・ドレインとなる一対のｎ型拡
散領域87とその中央に配置され例えば多結晶シリコン層
等で構成されたゲート電極88とから構成されている。な
お、第９図に１個のＮチャネルMOSトランジスタ86のＡ
−Ａ′線に沿った断面構造の一例を示す。図中、89はゲ
ート絶縁膜であり、90は層間絶縁膜である。
及び配線領域81を拡大して示すパターン平面図である。
図中、81pは多数のＰチャネルMOSトランジスタ83が構成
される内部素子及び配線領域であり、各ＰチャネルMOS
トランジスタ83はソース・ドレインとなる一対のｐ型拡
散領域84と、その中央に配置され例えば多結晶シリコン
層等で構成されたゲート電極85とから構成されている。
他方、81nは多数のＮチャネルMOSトランジスタ86が構成
される内部素子及び配線領域であり、各ＮチャネルMOS
トランジスタ86はソース・ドレインとなる一対のｎ型拡
散領域87とその中央に配置され例えば多結晶シリコン層
等で構成されたゲート電極88とから構成されている。な
お、第９図に１個のＮチャネルMOSトランジスタ86のＡ
−Ａ′線に沿った断面構造の一例を示す。図中、89はゲ
ート絶縁膜であり、90は層間絶縁膜である。
このような全面敷きつめ型ゲート・アレイの集積回路に
おいて前記のようなデータ保持回路を構成する場合に、
前記抵抗22はMOSトランジスタとして使用しない位置の
ＮチャネルもしくはＰチャネルMOSトランジスタのゲー
ト電極材料を選択的に高抵抗にして使用する。すなわ
ち、通常、MOSトランジスタのゲート電極として使用す
る場合にはこのゲート電極材料である多結晶シリコン層
に対して不純物を打込んで低抵抗化する。しかし、前記
抵抗22として使用する場合には不純物を打ち込まず、あ
るいは打ち込み量（注入量）を制限することによって高
抵抗状態にする。
おいて前記のようなデータ保持回路を構成する場合に、
前記抵抗22はMOSトランジスタとして使用しない位置の
ＮチャネルもしくはＰチャネルMOSトランジスタのゲー
ト電極材料を選択的に高抵抗にして使用する。すなわ
ち、通常、MOSトランジスタのゲート電極として使用す
る場合にはこのゲート電極材料である多結晶シリコン層
に対して不純物を打込んで低抵抗化する。しかし、前記
抵抗22として使用する場合には不純物を打ち込まず、あ
るいは打ち込み量（注入量）を制限することによって高
抵抗状態にする。
第10図はこの発明に係るデータ保持回路が構成される集
積回路の一例を示すパターン平面図である。この集積回
路は全面敷きつめ型でないゲート・アレイのものであ
り、91は内部素子領域、92は配線領域、93は周辺に配置
されたパッドである。
積回路の一例を示すパターン平面図である。この集積回
路は全面敷きつめ型でないゲート・アレイのものであ
り、91は内部素子領域、92は配線領域、93は周辺に配置
されたパッドである。
第11図は上記第10図に示す集積回路において、内部素子
領域91と配線領域92とを拡大して示すパターン平面図で
ある。各内部素子領域91内にはそれぞれＰチャネルMOS
トランジスタ94とＮチャネルMOSトランジスタ95とが混
在して形成されている。
領域91と配線領域92とを拡大して示すパターン平面図で
ある。各内部素子領域91内にはそれぞれＰチャネルMOS
トランジスタ94とＮチャネルMOSトランジスタ95とが混
在して形成されている。
このような全面敷きつめ型でないゲート・アレイ、スタ
ンダードセルもしくはフルカスタム等のように、内部素
子領域と配線領域とが別れて形成される集積回路で前記
のようなデータ保持回路を構成する場合に、前記抵抗22
は内部素子領域相互間に配置された配線領域92に構成さ
れる。
ンダードセルもしくはフルカスタム等のように、内部素
子領域と配線領域とが別れて形成される集積回路で前記
のようなデータ保持回路を構成する場合に、前記抵抗22
は内部素子領域相互間に配置された配線領域92に構成さ
れる。
また、この発明に係るデータ保持回路を、MOSスタティ
ック型ランダムアクセスメモリを内蔵した集積回路内に
構成する場合は、メモリセルで使用され高抵抗負荷素子
と同一の材料を用いて前記抵抗22を構成すればよい。
ック型ランダムアクセスメモリを内蔵した集積回路内に
構成する場合は、メモリセルで使用され高抵抗負荷素子
と同一の材料を用いて前記抵抗22を構成すればよい。
第12図及び第13図はそれぞれこの発明を、出力データの
セット・リセット機能を持つデータ保持回路に実施し
た、この発明の第７及び第８の実施例による構成を示す
回路図である。
セット・リセット機能を持つデータ保持回路に実施し
た、この発明の第７及び第８の実施例による構成を示す
回路図である。
第12図は出力データのセット・リセット機能を持つリセ
ット優先型のデータ保持回路の構成を示すものである。
このデータ保持回路には、前記第６図の実施例回路にお
けるリセット優先のCMOS型の論理回路60と同様にＰトラ
ンジスタ61,62,63,64及びＮトランジスタ65,66,67,68か
らなり、セット信号Set、リセット信号▲
▼、入力データIN及びクロック信号▲▼,CLK1
が供給される論理回路60−１と、前記第６図の実施例回
路内のインバータ18と同様にＰトランジスタ16及びＮト
ランジスタ17からなり、上記論理回路60−１の出力が供
給されるインバータ18−１と、前記第６図の実施例回路
内のインバータ21と同様にＰトランジスタ19及びＮトラ
ンジスタ20からなり、上記インバータ18−１の出力を反
転して上記論理回路60−１の入力側に帰還するインバー
タ21−１とで構成された前段のデータ保持部201が設け
られている。さらに、このデータ保持回路には、クロッ
ク信号して上記とは異なる▲▼,CLK2が供給さ
れるリセット優先のCMOS型の論理回路60−２と、この論
理回路60−２の出力が供給されるインバータ18−２と、
このインバータ18−２の出力を反転して上記論理回路60
−２の入力側に帰還するインバータ21−２とで構成され
た後段のデータ保持部202が設けられている。
ット優先型のデータ保持回路の構成を示すものである。
このデータ保持回路には、前記第６図の実施例回路にお
けるリセット優先のCMOS型の論理回路60と同様にＰトラ
ンジスタ61,62,63,64及びＮトランジスタ65,66,67,68か
らなり、セット信号Set、リセット信号▲
▼、入力データIN及びクロック信号▲▼,CLK1
が供給される論理回路60−１と、前記第６図の実施例回
路内のインバータ18と同様にＰトランジスタ16及びＮト
ランジスタ17からなり、上記論理回路60−１の出力が供
給されるインバータ18−１と、前記第６図の実施例回路
内のインバータ21と同様にＰトランジスタ19及びＮトラ
ンジスタ20からなり、上記インバータ18−１の出力を反
転して上記論理回路60−１の入力側に帰還するインバー
タ21−１とで構成された前段のデータ保持部201が設け
られている。さらに、このデータ保持回路には、クロッ
ク信号して上記とは異なる▲▼,CLK2が供給さ
れるリセット優先のCMOS型の論理回路60−２と、この論
理回路60−２の出力が供給されるインバータ18−２と、
このインバータ18−２の出力を反転して上記論理回路60
−２の入力側に帰還するインバータ21−２とで構成され
た後段のデータ保持部202が設けられている。
このような構成のデータ保持回路は、前段のデータ保持
部201をマスター側フリップフロップ回路、後段のデー
タ保持部202をスレーブ側フリップフロップ回路とする
セット・リセット機能付リセット優先のディレイド型フ
リップフロップとして作用し、その前段のデータ保持部
201の真理値表は、下記のＩ表に示す通りである。
部201をマスター側フリップフロップ回路、後段のデー
タ保持部202をスレーブ側フリップフロップ回路とする
セット・リセット機能付リセット優先のディレイド型フ
リップフロップとして作用し、その前段のデータ保持部
201の真理値表は、下記のＩ表に示す通りである。
上記実施例回路において、前段のデータ保持部201と後
段のデータ保持部202とはクロック信号が異なるだけで
あり、その他の構成は同じであるために両回路は同様の
動作を行なう。従って、以下に前段のデータ保持部201
の動作についてのみ説明するが、後段のデータ保持部20
2の動作はこれと同様である。
段のデータ保持部202とはクロック信号が異なるだけで
あり、その他の構成は同じであるために両回路は同様の
動作を行なう。従って、以下に前段のデータ保持部201
の動作についてのみ説明するが、後段のデータ保持部20
2の動作はこれと同様である。
いま、セット信号Setが“L"レベル、リセット信号▲
▼が“H"レベル（Reset＝“L"）のとき、論理
回路60−１内ではＰトランジスタ61がオン、Ｐトランジ
スタ64がオン、Ｎトランジスタ67がオン、Ｎトランジス
タ68がオフとなる。このとき、クロック信号▲
▼が“L"レベルに、CLK1が“H"レベルにそれぞれ変化す
ると、Ｐトランジスタ62及びＮトランジスタ66がオン
し、この論理回路60−１は供給される入力データINに対
してインバータとして動作し、その出力ノードＡに入力
データINの反転データを出力する。例えば、インバータ
18−１の出力が“L"レベルのとき、入力データINが“L"
レベルから“H"レベルに変化すると、論理回路60−１内
のＰトランジスタ63がオフ、Ｎトランジスタ65がオンと
なるため、この論理回路60−１の出力ノードＢは“L"レ
ベルになろうとする。このとき、このノードＢはインバ
ータ21−１の出力により予め“H"レベルにされている。
従って、このときは、インバータ21−１内のＰトランジ
スタ19、論理回路60−１内の３個のＮトランジスタ65,6
6,67を介して電源電圧VDDと接地電圧との間に電流が流
れる。そして、このときのノードＢの電位VB（Ｌ）は、
上記Ｐトランジスタ19及びＮトランジスタ65,66,67それ
ぞれのオン抵抗をRp19,Rn65,Rn66,Rn67とする次の式で
与えられる。
▼が“H"レベル（Reset＝“L"）のとき、論理
回路60−１内ではＰトランジスタ61がオン、Ｐトランジ
スタ64がオン、Ｎトランジスタ67がオン、Ｎトランジス
タ68がオフとなる。このとき、クロック信号▲
▼が“L"レベルに、CLK1が“H"レベルにそれぞれ変化す
ると、Ｐトランジスタ62及びＮトランジスタ66がオン
し、この論理回路60−１は供給される入力データINに対
してインバータとして動作し、その出力ノードＡに入力
データINの反転データを出力する。例えば、インバータ
18−１の出力が“L"レベルのとき、入力データINが“L"
レベルから“H"レベルに変化すると、論理回路60−１内
のＰトランジスタ63がオフ、Ｎトランジスタ65がオンと
なるため、この論理回路60−１の出力ノードＢは“L"レ
ベルになろうとする。このとき、このノードＢはインバ
ータ21−１の出力により予め“H"レベルにされている。
従って、このときは、インバータ21−１内のＰトランジ
スタ19、論理回路60−１内の３個のＮトランジスタ65,6
6,67を介して電源電圧VDDと接地電圧との間に電流が流
れる。そして、このときのノードＢの電位VB（Ｌ）は、
上記Ｐトランジスタ19及びＮトランジスタ65,66,67それ
ぞれのオン抵抗をRp19,Rn65,Rn66,Rn67とする次の式で
与えられる。
そして、インバータ18−１がノードＢの電位VB（Ｌ）を
“L"レベルとして検知するためには、このインバータ18
−１の回路閾値電圧VTH18はVB（Ｌ）＜VTH18を満足する
必要がある。従って、VB＜VTH18の関係を満足するため
には下記の式のような条件がみたされればよい。
“L"レベルとして検知するためには、このインバータ18
−１の回路閾値電圧VTH18はVB（Ｌ）＜VTH18を満足する
必要がある。従って、VB＜VTH18の関係を満足するため
には下記の式のような条件がみたされればよい。
Rp19＞＞Rn65＋Rn66＋Rn67 …８ さらにこのときに流れる電流の値を小さくするために
は、Ｐトランジスタ19のオンRp19を十分に大きくすれば
良く、これは上記８式の条件とを矛盾することはない。
そして、ノードＣがインバータ18−１の出力により“H"
レベルにされると、インバータ21−１内のＰトランジス
タ19がオフするため、Ｐトランジスタ19及び３個のＮト
ランジスタ65,66,67を介して電源電圧VDDと接地電圧と
の間に流れる電流は流れなくなる。
は、Ｐトランジスタ19のオンRp19を十分に大きくすれば
良く、これは上記８式の条件とを矛盾することはない。
そして、ノードＣがインバータ18−１の出力により“H"
レベルにされると、インバータ21−１内のＰトランジス
タ19がオフするため、Ｐトランジスタ19及び３個のＮト
ランジスタ65,66,67を介して電源電圧VDDと接地電圧と
の間に流れる電流は流れなくなる。
他方、IN＝“L"レベル、ノードＣ＝“H"レベルのときに
クロック信号▲▼が“L"レベルに、CLK1が“H"
レベルにそれぞれ変化した場合を考える。この場合に
は、Ｐトランジスタ61,62,63及びＮトランジスタ20がオ
ンするため、これらのトランジスタを介して電源電圧V
DDと接地電圧との間に電流が流れる。そして、このとき
のノードＢの電位VB（Ｈ）は、上記Ｐトランジスタ61,6
2,63及びＮトランジスタ20それぞれのオン抵抗をRp61,R
p62,Rp63,Rn20とすると次の式で与えられる。
クロック信号▲▼が“L"レベルに、CLK1が“H"
レベルにそれぞれ変化した場合を考える。この場合に
は、Ｐトランジスタ61,62,63及びＮトランジスタ20がオ
ンするため、これらのトランジスタを介して電源電圧V
DDと接地電圧との間に電流が流れる。そして、このとき
のノードＢの電位VB（Ｈ）は、上記Ｐトランジスタ61,6
2,63及びＮトランジスタ20それぞれのオン抵抗をRp61,R
p62,Rp63,Rn20とすると次の式で与えられる。
そして、インバータ18−１がこのときのノードＢの電位
VB（Ｈ）を“H"レベルとして検知するためは、このイン
バータ18−１の回路閾値電圧VTH18はVB（Ｈ）＞VTH18を
満足する必要がある。従って、このVB（Ｈ）＞VTH18の
関係を満足するためには下記の式のような条件がみたさ
れればよい。
VB（Ｈ）を“H"レベルとして検知するためは、このイン
バータ18−１の回路閾値電圧VTH18はVB（Ｈ）＞VTH18を
満足する必要がある。従って、このVB（Ｈ）＞VTH18の
関係を満足するためには下記の式のような条件がみたさ
れればよい。
Rn20＞＞Rp61＋Rp62＋Rp63 …10 さらにこのときに流れる電流の値を小さくするために
は、Ｎトランジスタ20のオン抵抗Rn20を十分に大きくす
れば良く、これは上記の10式の条件と矛盾することはな
い。そして、ノードＣがインバータ18−１の出力により
“L"レベルにされると、インバータ21−１内のＮトラン
ジスタ20がオフするため、３個のＰトランジスタ61,62,
63及びＮトランジスタ20を介して電源電位VDDと接位電
圧との間に流れる電流は流れなくなる。
は、Ｎトランジスタ20のオン抵抗Rn20を十分に大きくす
れば良く、これは上記の10式の条件と矛盾することはな
い。そして、ノードＣがインバータ18−１の出力により
“L"レベルにされると、インバータ21−１内のＮトラン
ジスタ20がオフするため、３個のＰトランジスタ61,62,
63及びＮトランジスタ20を介して電源電位VDDと接位電
圧との間に流れる電流は流れなくなる。
Set＝Reset＝“L"レベル、CLK1＝“L"レベルのときは論
理回路60−１は動作しない。そして、２個のインバータ
18−1,21−１はノードＢ及びＣの信号を保持する働きを
する。
理回路60−１は動作しない。そして、２個のインバータ
18−1,21−１はノードＢ及びＣの信号を保持する働きを
する。
Set＝“L"レベル、Reset＝“H"レベルのときはＰトラン
ジスタ61,64がオン、Ｎトランジスタ67,68がオフである
ため、クロック信号CLK1のレベルにかかわりなくノード
Ｂは“H"レベルに設定される。ただし、このとき、ノー
ドＣのレベルが予め“H"レベルに設定されており、イン
バータ21−１内のＮトランジスタ20がオンしているとき
は、上記Ｐトランジスタ64及びＮトランジスタ20を介し
て電源電位VDDと接地電圧との間に電流が流れる。この
とき、ノードＢの電位VBは、上記Ｐトランジスタ64とＮ
トランジスタ20それぞれのオン抵抗をRp64,Rn20とする
と次の式で与えられる。
ジスタ61,64がオン、Ｎトランジスタ67,68がオフである
ため、クロック信号CLK1のレベルにかかわりなくノード
Ｂは“H"レベルに設定される。ただし、このとき、ノー
ドＣのレベルが予め“H"レベルに設定されており、イン
バータ21−１内のＮトランジスタ20がオンしているとき
は、上記Ｐトランジスタ64及びＮトランジスタ20を介し
て電源電位VDDと接地電圧との間に電流が流れる。この
とき、ノードＢの電位VBは、上記Ｐトランジスタ64とＮ
トランジスタ20それぞれのオン抵抗をRp64,Rn20とする
と次の式で与えられる。
そして、インバータ18−１がこのノードＢの電位VBを
“H"レベルとして検知するためには、このインバータ18
−１の回路閾値電圧VTH18はVB＞VTH18を満足する必要が
ある。従って、VB＞VTH18の関係を満足するためには下
記の式のような条件がみたされればよい。
“H"レベルとして検知するためには、このインバータ18
−１の回路閾値電圧VTH18はVB＞VTH18を満足する必要が
ある。従って、VB＞VTH18の関係を満足するためには下
記の式のような条件がみたされればよい。
Rn20＞＞Rp64 …12 さらにこのときに流れる電流の値を小さくするためには
前記と同様にRn20を十分に大きくすれば良く、これは上
記12式の条件と矛盾することはない。そして、ノードＣ
がインバータ18−１の出力により“L"レベルにされる
と、インバータ21−１内のＮトランジスタ20がオフする
ため、電流電圧VDDと接地電圧との間に流れる電流は流
れなくなる。
前記と同様にRn20を十分に大きくすれば良く、これは上
記12式の条件と矛盾することはない。そして、ノードＣ
がインバータ18−１の出力により“L"レベルにされる
と、インバータ21−１内のＮトランジスタ20がオフする
ため、電流電圧VDDと接地電圧との間に流れる電流は流
れなくなる。
Set＝“H"レベル、Reset＝“L"レベルのときはＰトラン
ジスタ61,64がオフ、Ｎトランジスタ67,68がオンである
ため、クロック信号CLK1及び入力データINのレベルにか
かわりなくノードＢは“L"レベルに設定される。ただ
し、このとき、ノードＣのレベルが予め“L"レベルに設
定されており、インバータ21−１内のＰトランジスタ19
がオンしているときは、Ｐトランジスタ19と２個のＮト
ランジスタ68,67を介して電源電圧VDDと接地電圧との間
に電流が流れる。このとき、ノードＢの電位VBは、上記
Ｎトランジスタ67,68とＰトランジスタ19それぞれのオ
ン抵抗をRn67,Rn68,Rp19とすると次の式で与えられる。
ジスタ61,64がオフ、Ｎトランジスタ67,68がオンである
ため、クロック信号CLK1及び入力データINのレベルにか
かわりなくノードＢは“L"レベルに設定される。ただ
し、このとき、ノードＣのレベルが予め“L"レベルに設
定されており、インバータ21−１内のＰトランジスタ19
がオンしているときは、Ｐトランジスタ19と２個のＮト
ランジスタ68,67を介して電源電圧VDDと接地電圧との間
に電流が流れる。このとき、ノードＢの電位VBは、上記
Ｎトランジスタ67,68とＰトランジスタ19それぞれのオ
ン抵抗をRn67,Rn68,Rp19とすると次の式で与えられる。
そして、インバータ18−１がこのノードＢの電位VBを
“L"レベルとして検知するためには、このインバーダ18
−１の回路閾値電圧VTH18はVB＜VTH18を満足する必要が
ある。従って、VB＜VTH18の関係を満足するためには下
記の式のような条件がみたされればよい。
“L"レベルとして検知するためには、このインバーダ18
−１の回路閾値電圧VTH18はVB＜VTH18を満足する必要が
ある。従って、VB＜VTH18の関係を満足するためには下
記の式のような条件がみたされればよい。
Rp19＞＞Rn67＋Rn68 …14 さらにこのときに流れる電流の値を小さくするためには
前記と同様にRp19を十分に大きくすれば良く、これは上
記14式の条件と矛盾することはない。そして、ノードＣ
がインバータ18−１の出力により“H"レベルにされる
と、インバータ21−１内のＰトランジスタ19がオフする
ため、電源電圧VDDと接地電圧との間に流れる電流は流
れなくなる。
前記と同様にRp19を十分に大きくすれば良く、これは上
記14式の条件と矛盾することはない。そして、ノードＣ
がインバータ18−１の出力により“H"レベルにされる
と、インバータ21−１内のＰトランジスタ19がオフする
ため、電源電圧VDDと接地電圧との間に流れる電流は流
れなくなる。
すなわち、この実施例回路で、Ｐトランジスタ19のオン
抵抗Rp19が、Ｎトランジスタ63のオン抵抗Rn63、Ｎトラ
ンジスタ67のオン抵抗Rn67、Ｎトランジスタ68のオン抵
抗Rn68と比べて十分に大きな値であり、同様にＮトラン
ジスタ20のオン抵抗Rn20が、Ｐトランジスタ62のオン抵
抗Rp62、Ｐトランジスタ63のオン抵抗Rp63、Ｐトランジ
スタ64のオン抵抗Rp64と比べて十分に大きな値であれ
ば、ディレイド型フリップフロップとして安定に動作す
る。
抵抗Rp19が、Ｎトランジスタ63のオン抵抗Rn63、Ｎトラ
ンジスタ67のオン抵抗Rn67、Ｎトランジスタ68のオン抵
抗Rn68と比べて十分に大きな値であり、同様にＮトラン
ジスタ20のオン抵抗Rn20が、Ｐトランジスタ62のオン抵
抗Rp62、Ｐトランジスタ63のオン抵抗Rp63、Ｐトランジ
スタ64のオン抵抗Rp64と比べて十分に大きな値であれ
ば、ディレイド型フリップフロップとして安定に動作す
る。
ところで、この実施例回路における大きな特徴は、出力
データOUTを得るノードＥを駆動する回路がＰトランジ
スタとＮトランジスタとから構成された単純なインバー
タ18−２になっているということである。このノードＥ
に外部回路の大きな負荷容量が接続される場合に、Ｐト
ランジスタ16とＮトランジスタ17のチャネル幅Ｗを大き
くして高速動作を可能にすることは、前記第17図に示す
従来回路において直列接続された多数のトランジスタの
チャネル幅を大きくする場合に比べて容易になる。この
ため、従来に比べて集積回路化の際にチップ面積を小さ
くしても高速動作が可能になる。
データOUTを得るノードＥを駆動する回路がＰトランジ
スタとＮトランジスタとから構成された単純なインバー
タ18−２になっているということである。このノードＥ
に外部回路の大きな負荷容量が接続される場合に、Ｐト
ランジスタ16とＮトランジスタ17のチャネル幅Ｗを大き
くして高速動作を可能にすることは、前記第17図に示す
従来回路において直列接続された多数のトランジスタの
チャネル幅を大きくする場合に比べて容易になる。この
ため、従来に比べて集積回路化の際にチップ面積を小さ
くしても高速動作が可能になる。
また、第17図に示す従来回路において、例えばノードＤ
のレベルがリセット信号Resetに基づいて決定されるた
めには、クロック信号CLK2が“H"レベルのときはノード
Ｃの電位がクロックドインバータ152を通じて、クロッ
ク信号CLK2が“L"レベルのときはノードＥの電位がクロ
ックドインバータ164を通じてそれぞれ行なわれる。こ
のため、リセット動作を高速に行なわせるためには、ク
ロックドインバータ164を構成する各トランジスタのチ
ャネル幅Ｗを大きくする必要がある。ところが、この実
施例回路の場合には常に同じ経路によって決定される。
つまり、ノードＤの電位を決定するのは論理回路60−
２、ノードＥの電位を決定するのはインバータ18−２で
あり、インバータ21−２はこのときの電位設定とは関係
ない。従って、インバータ21−２を構成するトランジス
タは小さなチャネル幅にでき、集積回路化の際にチップ
面積を小さくすることができる。また、チップ面積が小
さくなることにより、集積回路化の際に製造価格の上昇
は伴わない。
のレベルがリセット信号Resetに基づいて決定されるた
めには、クロック信号CLK2が“H"レベルのときはノード
Ｃの電位がクロックドインバータ152を通じて、クロッ
ク信号CLK2が“L"レベルのときはノードＥの電位がクロ
ックドインバータ164を通じてそれぞれ行なわれる。こ
のため、リセット動作を高速に行なわせるためには、ク
ロックドインバータ164を構成する各トランジスタのチ
ャネル幅Ｗを大きくする必要がある。ところが、この実
施例回路の場合には常に同じ経路によって決定される。
つまり、ノードＤの電位を決定するのは論理回路60−
２、ノードＥの電位を決定するのはインバータ18−２で
あり、インバータ21−２はこのときの電位設定とは関係
ない。従って、インバータ21−２を構成するトランジス
タは小さなチャネル幅にでき、集積回路化の際にチップ
面積を小さくすることができる。また、チップ面積が小
さくなることにより、集積回路化の際に製造価格の上昇
は伴わない。
第13図は出力データのセット・リセット機能を持つセッ
ト優先型のデータ保持回路の構成を示すものである。こ
のデータ保持回路には、前記第５図の実施例回路におけ
るセット優先のCMOS型の論理回路50と同様にＰトランジ
スタ51,52,53,54及びＮトランジスタ55,56,57,58からな
り、セット信号Set、リセット信号▲▼、入
力データIN及びクロック信号▲▼,CLK1が供給
される論理回路50−１と、前記第５図の実施例回路内の
インバータ18と同様にＰトランジスタ16及びＮトランジ
スタ17からなり、上記論理回路50−２の出力が供給され
るインバータ18−３と、前記第５図の実施例回路内のイ
ンバータ21と同様にＰトランジスタ19及びＮトランジス
タ20からなり、上記インバータ18−３の出力を反転して
上記論理回路50−１の入力側に帰還するインバータ21−
３とで構成された前段のデータ保持部211が設けられて
いる。さらに、このデータ保持回路には、クロック信号
して上記とは異なる▲▼,CLK2が供給されるリ
セット優先のCMOS型の論理回路50−２と、この論理回路
50−２の出力が供給されるインバータ18−４と、このイ
ンバータ18−４の出力を反転して上記論理回路50−２の
入力側に帰還するインバータ21−４とで構成された後段
のデータ保持部212が設けられている。
ト優先型のデータ保持回路の構成を示すものである。こ
のデータ保持回路には、前記第５図の実施例回路におけ
るセット優先のCMOS型の論理回路50と同様にＰトランジ
スタ51,52,53,54及びＮトランジスタ55,56,57,58からな
り、セット信号Set、リセット信号▲▼、入
力データIN及びクロック信号▲▼,CLK1が供給
される論理回路50−１と、前記第５図の実施例回路内の
インバータ18と同様にＰトランジスタ16及びＮトランジ
スタ17からなり、上記論理回路50−２の出力が供給され
るインバータ18−３と、前記第５図の実施例回路内のイ
ンバータ21と同様にＰトランジスタ19及びＮトランジス
タ20からなり、上記インバータ18−３の出力を反転して
上記論理回路50−１の入力側に帰還するインバータ21−
３とで構成された前段のデータ保持部211が設けられて
いる。さらに、このデータ保持回路には、クロック信号
して上記とは異なる▲▼,CLK2が供給されるリ
セット優先のCMOS型の論理回路50−２と、この論理回路
50−２の出力が供給されるインバータ18−４と、このイ
ンバータ18−４の出力を反転して上記論理回路50−２の
入力側に帰還するインバータ21−４とで構成された後段
のデータ保持部212が設けられている。
このような構成のデータ保持回路は、前段及び後段の論
理回路50−１と50−２がセット優先型であることのみが
異なるだけであり、上記第12図の実施例回路のものと同
様に、出力データOUTを得るノードＥを駆動する回路が
ＰトランジスタとＮトランジスタとから構成された単純
なインバータ18−４になっている。このため、Ｐトラン
ジスタ16とＮトランジスタ17のチャネル幅Ｗを大きくし
て高速動作させることは、前記第18図に示す従来回路に
おいて直列接続された多数のトランジスタのチャネル幅
を大きくする場合に比べて容易になる。このため、従来
に比べて集積回路化の際にチップ面積を小さくしても高
速動作が可能になる。さらに、ノードＤの電位を決定す
るのは論理回路50−２、ノードＥの電位を決定するのは
インバータ18−４であり、インバータ21−４はこのとき
の電位設定とは関係ない。従って、インバータ21−４を
構成するトランジスタは小さなチャネル幅にでき、集積
回路化の際にチップ面積を小さくすることができる。
理回路50−１と50−２がセット優先型であることのみが
異なるだけであり、上記第12図の実施例回路のものと同
様に、出力データOUTを得るノードＥを駆動する回路が
ＰトランジスタとＮトランジスタとから構成された単純
なインバータ18−４になっている。このため、Ｐトラン
ジスタ16とＮトランジスタ17のチャネル幅Ｗを大きくし
て高速動作させることは、前記第18図に示す従来回路に
おいて直列接続された多数のトランジスタのチャネル幅
を大きくする場合に比べて容易になる。このため、従来
に比べて集積回路化の際にチップ面積を小さくしても高
速動作が可能になる。さらに、ノードＤの電位を決定す
るのは論理回路50−２、ノードＥの電位を決定するのは
インバータ18−４であり、インバータ21−４はこのとき
の電位設定とは関係ない。従って、インバータ21−４を
構成するトランジスタは小さなチャネル幅にでき、集積
回路化の際にチップ面積を小さくすることができる。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記第５図の実施例回路では、論理回路50内において
電源VDDとノードＤとの間に、ゲートにセット信号Setが
供給されるＰチャネルMOSトランジスタ51のソース・ド
レイン間を接続する場合について説明したが、これはゲ
ートにセット信号Setが供給されるＰチャネルMOSトラン
ジスタをトランジスタ51の他にもう１個設け、Ｐチャネ
ルMOSトランジスタ54のソースをノードＤに接続する代
りに、このゲートにセット信号Setが供給されるＰチャ
ネルMOSトランジスタのソース・ドレイン間を介して電
源VDDに接続するように構成してもよい。
く種々の変形が可能であることはいうまでもない。例え
ば上記第５図の実施例回路では、論理回路50内において
電源VDDとノードＤとの間に、ゲートにセット信号Setが
供給されるＰチャネルMOSトランジスタ51のソース・ド
レイン間を接続する場合について説明したが、これはゲ
ートにセット信号Setが供給されるＰチャネルMOSトラン
ジスタをトランジスタ51の他にもう１個設け、Ｐチャネ
ルMOSトランジスタ54のソースをノードＤに接続する代
りに、このゲートにセット信号Setが供給されるＰチャ
ネルMOSトランジスタのソース・ドレイン間を介して電
源VDDに接続するように構成してもよい。
また、同様に第６図の実施例回路では、論理回路60内に
おいて接地とノードＥとの間に、ゲートにリセット信号
▲▼が供給されるＮチャネルMOSトランジス
タ67のソース・ドレイン間を接続する場合について説明
したが、これはゲートにリセット信号▲▼が
供給されるＮチャネルMOSトランジスタをトランジスタ6
7の他にもう１個設け、ＮチャネルMOSトランジスタ68の
ソースをノードＥに接続する代りに、このゲートにリセ
ット信号▲▼が供給されるＮチャネルMOSト
ランジスタのドレイン・ソース間を介して接地するよう
に構成してもよい。さらに第12図及び第13図の実施例回
路においても、これと同様にセット信号もしくはリセッ
ト信号が供給されるトランジスタを２個設けるように構
成してもよい。
おいて接地とノードＥとの間に、ゲートにリセット信号
▲▼が供給されるＮチャネルMOSトランジス
タ67のソース・ドレイン間を接続する場合について説明
したが、これはゲートにリセット信号▲▼が
供給されるＮチャネルMOSトランジスタをトランジスタ6
7の他にもう１個設け、ＮチャネルMOSトランジスタ68の
ソースをノードＥに接続する代りに、このゲートにリセ
ット信号▲▼が供給されるＮチャネルMOSト
ランジスタのドレイン・ソース間を介して接地するよう
に構成してもよい。さらに第12図及び第13図の実施例回
路においても、これと同様にセット信号もしくはリセッ
ト信号が供給されるトランジスタを２個設けるように構
成してもよい。
［発明の効果］ 以上説明したように、この発明によれば、電源と接地と
の間に流れる貫通電流の値が小さくでき、集積回路化の
際にチップ面積が増大することを防止することができ、
かつゲート・アレイ等の集積回路上で容易に構成できる
データ保持回路を提供することができる。
の間に流れる貫通電流の値が小さくでき、集積回路化の
際にチップ面積が増大することを防止することができ、
かつゲート・アレイ等の集積回路上で容易に構成できる
データ保持回路を提供することができる。
さらにこの発明によれば、集積回路化する際に製造価格
の上昇を伴わないセット・リセット機能を有するデータ
保持回路を提供することができる。
の上昇を伴わないセット・リセット機能を有するデータ
保持回路を提供することができる。
第１図はこの発明のデータ保持回路の一実施例による構
成を示す回路図、第２図ないし第６図はそれぞれこの発
明の他の実施例による構成を示す回路図、第７図はこの
発明に係るデータ保持回路が構成される集積回路の一例
を示すパターン平面図、第８図は第７図の集積回路の一
部を拡大して示すパターン平面図、第９図は第８図中の
１個のトランジスタ断面図、第10図はこの発明に係るデ
ータ保持回路が構成される集積回路の一例を示すパター
ン平面図、第11図は上記第10図に示す集積回路の一部を
拡大して示すパターン平面図、第12図及び第13図はそれ
ぞれこの発明の他の実施例による構成を示す回路図、第
14図ないし第18図はそれぞれ従来の回路図である。 15……クロックドインバータ、18,18−1,18−2,18−3,1
8−4,21,21−1,21−2,21−3,21−４……インバータ、22
……抵抗、25……トランスファゲート、30,40,50,60,50
−1,50−2,60,60−1,60−２……論理回路。
成を示す回路図、第２図ないし第６図はそれぞれこの発
明の他の実施例による構成を示す回路図、第７図はこの
発明に係るデータ保持回路が構成される集積回路の一例
を示すパターン平面図、第８図は第７図の集積回路の一
部を拡大して示すパターン平面図、第９図は第８図中の
１個のトランジスタ断面図、第10図はこの発明に係るデ
ータ保持回路が構成される集積回路の一例を示すパター
ン平面図、第11図は上記第10図に示す集積回路の一部を
拡大して示すパターン平面図、第12図及び第13図はそれ
ぞれこの発明の他の実施例による構成を示す回路図、第
14図ないし第18図はそれぞれ従来の回路図である。 15……クロックドインバータ、18,18−1,18−2,18−3,1
8−4,21,21−1,21−2,21−3,21−４……インバータ、22
……抵抗、25……トランスファゲート、30,40,50,60,50
−1,50−2,60,60−1,60−２……論理回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河内 正治 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (72)発明者 山口 和哉 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭60−150314（ＪＰ，Ａ) 特開 昭61−53814（ＪＰ，Ａ) 特開 昭60−70817（ＪＰ，Ａ)
Claims (10)
- 【請求項１】入力データを取り込むCMOS型の入力データ
取込回路と、 上記入力データ取込回路によって取り込まれたデータが
入力されるCMOS型の第１の反転回路と、 上記第１の反転回路の出力をその入力に帰還するCMOS型
の第２の反転回路と、 上記第２の反転回路の出力と上記第１の反転回路の入力
との間に挿入された抵抗素子とを具備し、 上記入力データ取込回路は、 出力ノードである第１のノードと第２のノードとの間に
直列接続され、ゲートに入力データ及び第１のクロック
信号がそれぞれ供給されるＰチャネルの第１及び第２の
MOSトランジスタと、 上記第１のノードと上記第２のノードとの間に接続さ
れ、ゲートに第１の制御信号が供給されるＰチャネルの
第３のMOSトランジスタと、 上記第２のノードと第１の電源との間に接続され、ゲー
トに第２の制御信号が供給されるＰチャネルの第４のMO
Sトランジスタと、 上記第１のノードと第２の電源との間に直列接続され、
ゲートに入力データ、上記第１のクロック信号と相補な
関係にある第２のクロック信号及び上記第１の制御信号
がそれぞれ供給されるＮチャネルの第５、第６及び第７
のMOSトランジスタと、 上記第１のノードと上記第２の電源との間に接続され、
ゲートに上記第２の制御信号が供給されるＮチャネルの
第８のMOSトランジスタとから構成されてなることを特
徴とするデータ保持回路。 - 【請求項２】前記抵抗素子としてMOSトランジスタのゲ
ート電極を構成する導電体層を使用するようにした請求
項１記載のデータ保持回路。 - 【請求項３】前記抵抗素子が素子領域及び配線領域を有
する半導体集積回路の配線領域に形成されている請求項
１記載のデータ保持回路。 - 【請求項４】前記抵抗素子がCMOSスタティック型ランダ
ムアクセスメモリ装置のメモリセルで使用される負荷素
子と同一の材料で構成されている請求項１記載のデータ
保持回路。 - 【請求項５】入力データを取り込むCMOS型の入力データ
取込回路と、 上記入力データ取込回路によって取り込まれたデータが
入力されるCMOS型の第１の反転回路と、 上記第１の反転回路の出力をその入力に帰還するCMOS型
の第２の反転回路と、 上記第２の反転回路の出力と上記第１の反転回路の入力
との間に挿入された抵抗素子とを具備し、 上記入力データ取込回路は、 第１の電源と出力ノードである第１のノードとの間に直
列接続され、ゲートに第１の制御信号、第１のクロック
信号及び入力データがそれぞれ供給されるＰチャネルの
第１、第２及び第３のMOSトランジスタと、 上記第１の電源と上記第１のノードとの間に接続され、
ゲートに第２の制御信号が供給されるＰチャネルの第４
のMOSトランジスタと、 上記第１のノードと第２のノードとの間に直列接続さ
れ、ゲートに入力データ及び上記第１のクロック信号と
相補な関係にある第２のクロック信号がそれぞれ供給さ
れるＮチャネルの第５及び第６のMOSトランジスタと、 上記第１のノードと上記第２のノードとの間に接続さ
れ、ゲートに上記第１の制御信号が供給されるＮチャネ
ルの第７のMOSトランジスタと、 上記第２のノードと第２の電源との間に接続され、ゲー
トに上記第２の制御信号が供給されるＮチャネルの第８
のMOSトランジスタとから構成されてなることを特徴と
するデータ保持回路。 - 【請求項６】前記抵抗素子としたMOSトランジスタのゲ
ート電極を構成する導電体層を使用するようにした請求
項５記載のデータ保持回路。 - 【請求項７】前記抵抗素子が素子領域及び配線領域を有
する半導体集積回路の配線領域に形成されている請求項
５記載のデータ保持回路。 - 【請求項８】前記抵抗素子がCMOSスタティック型ランダ
ムアクセスメモリ装置のメモリセルで使用される負荷素
子と同一の材料で構成されている請求項５記載のデータ
保持回路。 - 【請求項９】第１の電源と第１のノードとの間に直列接
続され、ゲートに第１の制御信号、第１のクロック信号
及び入力データがそれぞれ供給されるＰチャネルの第
１、第２及び第３のMOSトランジスタ、 第１の電源と上記第１のノードとの間に接続され、ゲー
トに第２の制御信号が供給されるＰチャネルの第４のMO
Sトランジスタ、 上記第１のノードと第２のノードとの間に直列接続さ
れ、ゲートに上記入力データ及び上記第１のクロック信
号と相補な関係にある第２のクロック信号がそれぞれ供
給されるＮチャネルの第５及び第６のMOSトランジス
タ、 上記第１のノードと上記第２のノードとの間に接続さ
れ、ゲートに上記第１の制御信号が供給されるＮチャネ
ルの第７のMOSトランジスタ、 上記第２のノードと第２の電源との間に接続され、ゲー
トに上記第２の制御信号が供給されるＮチャネルの第８
のMOSトランジスタからなる論理回路と、 上記第１のノードに入力ノードが接続され、出力ノード
がデータ出力ノードに接続された第１のCMOS反転回路
と、 上記データ出力ノードに入力ノードが接続され、出力ノ
ードが上記第１のノードに接続された第２のCMOS反転回
路と を具備したことを特徴とするデータ保持回路。 - 【請求項１０】第１の電源と第１のノードとの間に接続
され、ゲートに第１の制御信号が供給されるＰチャネル
の第１のMOSトランジスタ、 上記第１のノードと第２のノードとの間に直列接続さ
れ、ゲートに第１のクロック信号及び入力データがそれ
ぞれ供給されるＰチャネルの第２及び第３のMOSトラン
ジスタ、 上記第１のノードと第２のノードとの間に接続され、ゲ
ートに第２の制御信号が供給されるＰチャネルの第４の
MOSトランジスタ、 上記第２のノードと第２の電源との間に直列接続され、
ゲートに上記入力データ、上記第１のクロック信号と相
補な関係にある第２のクロック信号及び上記第２の制御
信号がそれぞれ供給されるＮチャネルの第５、第６及び
第７のMOSトランジスタ、 上記第２のノードと第２の電源との間に接続され、ゲー
トに上記第１の制御信号が供給されるＮチャネルの第８
のMOSトランジスタからなる論理回路と、 上記第２のノードに入力ノードが接続され、出力ノード
がデータ出力ノードに接続された第１のCMOS反転回路
と、 上記データ出力ノードに入力ノードが接続され、出力ノ
ードが上記第２のノードに接続された第２のCMOS反転回
路と を具備したことを特徴とするデータ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200005A JPH0693609B2 (ja) | 1988-08-12 | 1988-08-12 | データ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200005A JPH0693609B2 (ja) | 1988-08-12 | 1988-08-12 | データ保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250397A JPH0250397A (ja) | 1990-02-20 |
| JPH0693609B2 true JPH0693609B2 (ja) | 1994-11-16 |
Family
ID=16417212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200005A Expired - Lifetime JPH0693609B2 (ja) | 1988-08-12 | 1988-08-12 | データ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693609B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008052847A (ja) * | 2006-08-25 | 2008-03-06 | Matsushita Electric Ind Co Ltd | ラッチ回路及びこれを備えた半導体集積回路、ｓｒａｍ、フリップフロップ回路、情報機器、通信機器、ａｖ機器及び移動体 |
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|---|---|---|---|---|
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| JPS60150314A (ja) * | 1984-01-18 | 1985-08-08 | Mitsubishi Electric Corp | Ｄ−フリツプフロツプ回路 |
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-
1988
- 1988-08-12 JP JP63200005A patent/JPH0693609B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008052847A (ja) * | 2006-08-25 | 2008-03-06 | Matsushita Electric Ind Co Ltd | ラッチ回路及びこれを備えた半導体集積回路、ｓｒａｍ、フリップフロップ回路、情報機器、通信機器、ａｖ機器及び移動体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250397A (ja) | 1990-02-20 |
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