JPH0695854A - 除算演算装置 - Google Patents
除算演算装置Info
- Publication number
- JPH0695854A JPH0695854A JP4243389A JP24338992A JPH0695854A JP H0695854 A JPH0695854 A JP H0695854A JP 4243389 A JP4243389 A JP 4243389A JP 24338992 A JP24338992 A JP 24338992A JP H0695854 A JPH0695854 A JP H0695854A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control signal
- circuit
- dividend
- division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 除算演算を高速化した除算演算装置を提供す
ることを目的とする。 【構成】 ２進数でｎビットの被除数を２進数でｎビッ
トの除数で除算する演算を行う除算演算装置において、
商に１が現れないうちは、除算を行わない。従って、被
除数を１ビットシフトさせるのに１クロックの発生時間
をかけない。商に１が現れたところで除算を実行する。
このときは、被除数を１ビットシフトさせるのに１クロ
ックの発生時間をかけて除算を行う。このような動作を
繰り返し、被除数を除算に必要なシフト数だけシフトし
たところで演算を終了する。
ることを目的とする。 【構成】 ２進数でｎビットの被除数を２進数でｎビッ
トの除数で除算する演算を行う除算演算装置において、
商に１が現れないうちは、除算を行わない。従って、被
除数を１ビットシフトさせるのに１クロックの発生時間
をかけない。商に１が現れたところで除算を実行する。
このときは、被除数を１ビットシフトさせるのに１クロ
ックの発生時間をかけて除算を行う。このような動作を
繰り返し、被除数を除算に必要なシフト数だけシフトし
たところで演算を終了する。
Description
【０００１】
【産業上の利用分野】本発明は２進数の除算演算を行う
除算演算装置の高速化に関するものである。
除算演算装置の高速化に関するものである。
【０００２】
【従来の技術】従来、このような除算演算装置として
は、例えば図４に示す構成のものがあった。図４におい
て、１は除算演算の動作を制御する動作制御回路、２は
除算演算で随時生じる部分剰余を保持する部分剰余用レ
ジスタ、３は被除数データがセットされ、クロックＣの
タイミングでセットしたデータを上位ビットから１ビッ
トずつ送り出す被除数用シフトレジスタ、４は被除数用
シフトレジスタ３から１ビットずつ送り出される被除数
データを除数データで除算し、商と部分剰余または剰余
を出力する演算回路である。演算回路４が出力した部分
剰余は部分剰余用レジスタ２に保持される。５は演算回
路４で求めた商を保持するシフトレジスタである。保持
した商はクロックＣのタイミングで上位ビットから１ビ
ットずつ出力される。
は、例えば図４に示す構成のものがあった。図４におい
て、１は除算演算の動作を制御する動作制御回路、２は
除算演算で随時生じる部分剰余を保持する部分剰余用レ
ジスタ、３は被除数データがセットされ、クロックＣの
タイミングでセットしたデータを上位ビットから１ビッ
トずつ送り出す被除数用シフトレジスタ、４は被除数用
シフトレジスタ３から１ビットずつ送り出される被除数
データを除数データで除算し、商と部分剰余または剰余
を出力する演算回路である。演算回路４が出力した部分
剰余は部分剰余用レジスタ２に保持される。５は演算回
路４で求めた商を保持するシフトレジスタである。保持
した商はクロックＣのタイミングで上位ビットから１ビ
ットずつ出力される。
【０００３】このような除算演算装置の動作を説明す
る。起動信号が動作制御回路１に入力されると、動作制
御回路１はロード信号を出力し、部分剰余用レジスタ２
をクリアし、被除数用シフトレジスタ３に被除数データ
をロードする。ここで、クロックＣが１クロック発生す
る毎に被除数用シフトレジスタ３にセットした被除数デ
ータが上位ビットから１ビットずつ演算回路４に送り出
される。演算回路４は、被除数用シフトレジスタ３から
送り出される被除数データを除数データで除算し、商と
部分剰余をそれぞれ商用レジスタ５と部分剰余用レジス
タ２にセットする。このような除算をクロックＣが１ク
ロック発生する毎に繰り返し実行する。そして、上述し
た除算を被除数データのビット数だけ繰り返したところ
で演算が終了し、最終的な商と剰余が得られる。
る。起動信号が動作制御回路１に入力されると、動作制
御回路１はロード信号を出力し、部分剰余用レジスタ２
をクリアし、被除数用シフトレジスタ３に被除数データ
をロードする。ここで、クロックＣが１クロック発生す
る毎に被除数用シフトレジスタ３にセットした被除数デ
ータが上位ビットから１ビットずつ演算回路４に送り出
される。演算回路４は、被除数用シフトレジスタ３から
送り出される被除数データを除数データで除算し、商と
部分剰余をそれぞれ商用レジスタ５と部分剰余用レジス
タ２にセットする。このような除算をクロックＣが１ク
ロック発生する毎に繰り返し実行する。そして、上述し
た除算を被除数データのビット数だけ繰り返したところ
で演算が終了し、最終的な商と剰余が得られる。
【０００４】しかし、図４の除算演算装置では、商が１
であるにも０であるにもかかわらず、被除数データを画
一的に１ビットずつ演算回路に送り出して除算を行って
いる。このため、商が連続して０になる場合でも、常に
演算時間として（商の数）×（クロック周期）だけの時
間を要する。これにより、演算時間がいたずらに長くな
るという問題点があった。
であるにも０であるにもかかわらず、被除数データを画
一的に１ビットずつ演算回路に送り出して除算を行って
いる。このため、商が連続して０になる場合でも、常に
演算時間として（商の数）×（クロック周期）だけの時
間を要する。これにより、演算時間がいたずらに長くな
るという問題点があった。
【０００５】
【発明が解決しようとする課題】本発明は上述した問題
点を解決するためになされたものであり、商に１が現れ
るビットを早期に検出し、検出した時だけ除算を実行す
ることにより演算回数を減らし、除算演算を高速化した
除算演算装置を提供することを目的とする。
点を解決するためになされたものであり、商に１が現れ
るビットを早期に検出し、検出した時だけ除算を実行す
ることにより演算回数を減らし、除算演算を高速化した
除算演算装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、２進数でｎビ
ットの被除数を２進数でｎビットの除数で除算する演算
を行う除算演算装置において、被除数データがセットさ
れるｎビットの被除数用レジスタと、被除数をシフトし
ながら除算を行っていく２進数の除算で随時生じる商及
び部分剰余を保持するｎビットの商用レジスタ及び部分
剰余用レジスタと、前記部分剰余用レジスタの格納デー
タを上位側に置き、前記被除数用レジスタの格納データ
下位側に置いて前記２つのレジスタの格納データを合成
し、合成データの上位ｎビットの有効数字の桁数を除数
データの有効数字の桁数と合わせるのに必要な合成デー
タのシフト数を示すデータ評価信号を出力するデータ評
価回路と、除算を終了するまでに必要な被除数のシフト
数を示す残シフト数がセットされ、この残シフト数は被
除数をシフトする度に減らしていき、データ評価信号を
受けると現在の残シフト数とデータ評価信号で示すシフ
ト数とを比較し、小さい方を演算制御信号Ａとして出力
する第１の制御信号発生手段と、前記データ評価回路と
同様にして合成データを作成し、この合成データを前記
演算制御信号Ａで示すシフト数だけ左シフトしたデータ
の上位ｎビットのデータａと、前記合成データを演算制
御信号Ａで示すシフト数＋１だけ左シフトしたデータの
上位ｎビットのデータｂを生成し、データａ及びデータ
ｂを出力する演算入力データ制御回路と、前記データａ
を除算データで除算する第１の演算回路と、前記データ
ｂを除算データで除算する第２の演算回路と、前記第１
の演算回路で算出した商Ｑ1を受け、商Ｑ1に１が現れた
場合は第１の演算回路の演算結果を選択することを示す
演算制御信号Ｂを出力し、商Ｑ1が０で前記残シフト数
が０でなければ第２の演算回路の演算結果を選択するこ
とを示す演算制御信号Ｂを出力し、商Ｑ1が０で前記残
シフト数が０であれば第１の演算回路の演算結果を選択
することを示す演算制御信号Ｂを出力する第２の制御信
号出力手段と、前記演算制御信号Ｂに従って、第１の演
算回路または第２の演算回路の演算結果を選択して出力
し、選択した演算結果の剰余は前記部分剰余用レジスタ
にセットする演算出力データ制御回路と、演算制御信号
Ｂで選択した結果、演算に要したシフト数を示すデータ
制御信号を出力する第３の制御信号出力手段と、前記デ
ータ制御信号で示すシフト数だけ前記商用レジスタの格
納データを左シフトし、最下位ビットに前記演算出力デ
ータ制御回路で得た商を加える商データ制御回路と、前
記データ制御信号で示すシフト数だけ前記被除数用レジ
スタの格納データを左シフトする被除数データ制御回路
と、を具備し、前記演算制御信号Ａ、演算制御信号Ｂ及
びデータ制御信号によりデータをシフトしながら除算を
行っていき、残シフト数が０になったときに演算を終了
する除算演算装置である。
ットの被除数を２進数でｎビットの除数で除算する演算
を行う除算演算装置において、被除数データがセットさ
れるｎビットの被除数用レジスタと、被除数をシフトし
ながら除算を行っていく２進数の除算で随時生じる商及
び部分剰余を保持するｎビットの商用レジスタ及び部分
剰余用レジスタと、前記部分剰余用レジスタの格納デー
タを上位側に置き、前記被除数用レジスタの格納データ
下位側に置いて前記２つのレジスタの格納データを合成
し、合成データの上位ｎビットの有効数字の桁数を除数
データの有効数字の桁数と合わせるのに必要な合成デー
タのシフト数を示すデータ評価信号を出力するデータ評
価回路と、除算を終了するまでに必要な被除数のシフト
数を示す残シフト数がセットされ、この残シフト数は被
除数をシフトする度に減らしていき、データ評価信号を
受けると現在の残シフト数とデータ評価信号で示すシフ
ト数とを比較し、小さい方を演算制御信号Ａとして出力
する第１の制御信号発生手段と、前記データ評価回路と
同様にして合成データを作成し、この合成データを前記
演算制御信号Ａで示すシフト数だけ左シフトしたデータ
の上位ｎビットのデータａと、前記合成データを演算制
御信号Ａで示すシフト数＋１だけ左シフトしたデータの
上位ｎビットのデータｂを生成し、データａ及びデータ
ｂを出力する演算入力データ制御回路と、前記データａ
を除算データで除算する第１の演算回路と、前記データ
ｂを除算データで除算する第２の演算回路と、前記第１
の演算回路で算出した商Ｑ1を受け、商Ｑ1に１が現れた
場合は第１の演算回路の演算結果を選択することを示す
演算制御信号Ｂを出力し、商Ｑ1が０で前記残シフト数
が０でなければ第２の演算回路の演算結果を選択するこ
とを示す演算制御信号Ｂを出力し、商Ｑ1が０で前記残
シフト数が０であれば第１の演算回路の演算結果を選択
することを示す演算制御信号Ｂを出力する第２の制御信
号出力手段と、前記演算制御信号Ｂに従って、第１の演
算回路または第２の演算回路の演算結果を選択して出力
し、選択した演算結果の剰余は前記部分剰余用レジスタ
にセットする演算出力データ制御回路と、演算制御信号
Ｂで選択した結果、演算に要したシフト数を示すデータ
制御信号を出力する第３の制御信号出力手段と、前記デ
ータ制御信号で示すシフト数だけ前記商用レジスタの格
納データを左シフトし、最下位ビットに前記演算出力デ
ータ制御回路で得た商を加える商データ制御回路と、前
記データ制御信号で示すシフト数だけ前記被除数用レジ
スタの格納データを左シフトする被除数データ制御回路
と、を具備し、前記演算制御信号Ａ、演算制御信号Ｂ及
びデータ制御信号によりデータをシフトしながら除算を
行っていき、残シフト数が０になったときに演算を終了
する除算演算装置である。
【０００７】
【作用】このような本発明では、商に１が現れないうち
は、除算を行わない。従って、被除数を１ビットシフト
させるのに１クロックの発生時間をかけない。商に１が
現れたところで除算を実行する。このときは、被除数を
１ビットシフトさせるのに１クロックの発生時間をかけ
て除算を行う。このような動作を繰り返し、被除数を除
算に必要なシフト数だけシフトしたところで演算を終了
する。
は、除算を行わない。従って、被除数を１ビットシフト
させるのに１クロックの発生時間をかけない。商に１が
現れたところで除算を実行する。このときは、被除数を
１ビットシフトさせるのに１クロックの発生時間をかけ
て除算を行う。このような動作を繰り返し、被除数を除
算に必要なシフト数だけシフトしたところで演算を終了
する。
【０００８】
【実施例】以下、図面を用いて本発明を説明する。図１
は本発明の一実施例を示した構成図である。図１におい
て、６は被除数がセットされるｎビットの被除数用レジ
スタ、７及び８は被除数をシフトしながら除算を行う２
進数の除算において随時生じる商及び部分剰余を保持す
るｎビットの商用レジスタ及び部分剰余用レジスタ、９
は除算により随時求められる商を商用レジスタ７にセッ
トするとともに最終的な商を出力する商データ制御回
路、１０は被除数データを被除数用レジスタ６にセット
するとともに除算に応じて被除数をシフトする被除数デ
ータ制御回路である。１１は除算を行う演算回路であ
る。演算回路１１には、データ評価回路１１１、演算入
力データ制御回路１１２、第１の演算回路１１３、第２
の演算回路１１４、演算入力データ制御回路１１５が設
けられている。１２は演算回路１１の動作を制御する動
作制御回路である。動作制御回路１２には、第１〜第３
の制御信号出力手段１２１〜１２３が設けられている。
演算回路１１と動作制御回路１２に設けられた各回路及
び手段の構成については、装置の動作説明において併せ
て説明する。
は本発明の一実施例を示した構成図である。図１におい
て、６は被除数がセットされるｎビットの被除数用レジ
スタ、７及び８は被除数をシフトしながら除算を行う２
進数の除算において随時生じる商及び部分剰余を保持す
るｎビットの商用レジスタ及び部分剰余用レジスタ、９
は除算により随時求められる商を商用レジスタ７にセッ
トするとともに最終的な商を出力する商データ制御回
路、１０は被除数データを被除数用レジスタ６にセット
するとともに除算に応じて被除数をシフトする被除数デ
ータ制御回路である。１１は除算を行う演算回路であ
る。演算回路１１には、データ評価回路１１１、演算入
力データ制御回路１１２、第１の演算回路１１３、第２
の演算回路１１４、演算入力データ制御回路１１５が設
けられている。１２は演算回路１１の動作を制御する動
作制御回路である。動作制御回路１２には、第１〜第３
の制御信号出力手段１２１〜１２３が設けられている。
演算回路１１と動作制御回路１２に設けられた各回路及
び手段の構成については、装置の動作説明において併せ
て説明する。
【０００９】このように構成した除算演算装置の動作を
説明する。図２は図１の装置における各信号のタイムチ
ャートである。このタイムチャートでは、被除数１１０
００００１を除数０００００１０１で除算する場合を例
示している。この除算は、筆算で表すと図３のようにな
る。
説明する。図２は図１の装置における各信号のタイムチ
ャートである。このタイムチャートでは、被除数１１０
００００１を除数０００００１０１で除算する場合を例
示している。この除算は、筆算で表すと図３のようにな
る。
【００１０】図１及び図２を用いて動作説明をする。起
動信号が動作制御回路１２に入力されると、第２の制御
信号出力手段１２２及び第３の制御信号出力手段１２３
は演算制御信号Ｂ及びデータ制御信号にイニシャライズ
のための信号を出力する。この信号を受けて、被除数デ
ータ制御回路１０は被除数データを、演算出力データ制
御回路１１５は０を、商データ制御回路９は０をそれぞ
れ出力する。被除数用レジスタ６、商用レジスタ７及び
部分剰余用レジスタ８はクロックＣの立ち上がりでイニ
シャライズされる。
動信号が動作制御回路１２に入力されると、第２の制御
信号出力手段１２２及び第３の制御信号出力手段１２３
は演算制御信号Ｂ及びデータ制御信号にイニシャライズ
のための信号を出力する。この信号を受けて、被除数デ
ータ制御回路１０は被除数データを、演算出力データ制
御回路１１５は０を、商データ制御回路９は０をそれぞ
れ出力する。被除数用レジスタ６、商用レジスタ７及び
部分剰余用レジスタ８はクロックＣの立ち上がりでイニ
シャライズされる。
【００１１】データ評価回路１１１は、部分剰余用レジ
スタ８の格納データを上位側に置き、被除数用レジスタ
６の格納データ下位側に置いて２つのレジスタの格納デ
ータを合成する。そして、合成データの上位ｎビットの
有効数字の桁数を除数データの有効数字の桁数と合わせ
るのに必要な合成データのシフト数を示すデータ評価信
号を出力する。第１の制御信号出力手段１２１には、除
算を終了するまでに必要な被除数のシフト数を示す残シ
フト数がセットされている。この残シフト数は被除数を
シフトする度に減少する。第１の制御信号出力手段１２
１はデータ評価信号を受ける度に現在の残シフト数とデ
ータ評価信号で示すシフト数とを比較し、小さい方を演
算制御信号Ａとして出力する。演算入力データ制御回路
１１２は、データ評価回路１１１と同様にして合成デー
タを作成する。そして、合成データを演算制御信号Ａで
示すシフト数だけ左シフトしたデータの上位ｎビットの
データａを生成する。また、合成データを演算制御信号
Ａで示すシフト数＋１だけ左シフトしたデータの上位ｎ
ビットのデータｂを生成する。このようにして生成した
データａ及びデータｂを第１の演算回路１１３及び第２
の演算回路１１４に出力する。
スタ８の格納データを上位側に置き、被除数用レジスタ
６の格納データ下位側に置いて２つのレジスタの格納デ
ータを合成する。そして、合成データの上位ｎビットの
有効数字の桁数を除数データの有効数字の桁数と合わせ
るのに必要な合成データのシフト数を示すデータ評価信
号を出力する。第１の制御信号出力手段１２１には、除
算を終了するまでに必要な被除数のシフト数を示す残シ
フト数がセットされている。この残シフト数は被除数を
シフトする度に減少する。第１の制御信号出力手段１２
１はデータ評価信号を受ける度に現在の残シフト数とデ
ータ評価信号で示すシフト数とを比較し、小さい方を演
算制御信号Ａとして出力する。演算入力データ制御回路
１１２は、データ評価回路１１１と同様にして合成デー
タを作成する。そして、合成データを演算制御信号Ａで
示すシフト数だけ左シフトしたデータの上位ｎビットの
データａを生成する。また、合成データを演算制御信号
Ａで示すシフト数＋１だけ左シフトしたデータの上位ｎ
ビットのデータｂを生成する。このようにして生成した
データａ及びデータｂを第１の演算回路１１３及び第２
の演算回路１１４に出力する。
【００１２】第１の演算回路１１３はデータａを除算デ
ータで除算して商Ｑ1と剰余Ｒ1を出力する。第２の演算
回路１１４はデータｂを除算データで除算して商Ｑ2と
剰余Ｒ2を出力する。商Ｑ1は第２の制御信号出力手段１
２２に入力される。第２の制御信号出力手段１２２は、
商Ｑ1に１が現れた場合は第１の演算回路１１３の演算
結果を選択することを示す演算制御信号Ｂを出力し、商
Ｑ1が０で残シフト数が０でなければ第２の演算回路１
１４の演算結果を選択することを示す演算制御信号Ｂを
出力し、商Ｑ1が０で残シフト数が０であれば第１の演
算回路１１３の演算結果を選択することを示す演算制御
信号Ｂを出力する。演算出力データ制御回路１１５は、
演算制御信号Ｂに従って、第１の演算回路１１３または
第２の演算回路１１４の演算結果を選択して出力する。
選択した演算結果の剰余は部分剰余用レジスタ８で保持
される。第３の制御信号出力手段１２３は演算制御信号
Ｂにより選択した結果、除算に要したシフト数をデータ
制御信号に出力する。このデータ制御信号に従って、商
データ制御回路９は商用レジスタ７の格納データを左シ
フトし、最下位ビットに演算出力データ制御回路１１５
で得た商を加える。また、データ制御信号に従って、被
除数データ制御回路１０は被除数用レジスタ６の格納デ
ータを左シフトする。商Ｑ、剰余Ｒ及び被除数データ制
御回路１０の出力はクロックＣのタイミングで商用レジ
スタ７、部分剰余用レジスタ８及び被除数用レジスタ６
にそれぞれ取り込まれる。
ータで除算して商Ｑ1と剰余Ｒ1を出力する。第２の演算
回路１１４はデータｂを除算データで除算して商Ｑ2と
剰余Ｒ2を出力する。商Ｑ1は第２の制御信号出力手段１
２２に入力される。第２の制御信号出力手段１２２は、
商Ｑ1に１が現れた場合は第１の演算回路１１３の演算
結果を選択することを示す演算制御信号Ｂを出力し、商
Ｑ1が０で残シフト数が０でなければ第２の演算回路１
１４の演算結果を選択することを示す演算制御信号Ｂを
出力し、商Ｑ1が０で残シフト数が０であれば第１の演
算回路１１３の演算結果を選択することを示す演算制御
信号Ｂを出力する。演算出力データ制御回路１１５は、
演算制御信号Ｂに従って、第１の演算回路１１３または
第２の演算回路１１４の演算結果を選択して出力する。
選択した演算結果の剰余は部分剰余用レジスタ８で保持
される。第３の制御信号出力手段１２３は演算制御信号
Ｂにより選択した結果、除算に要したシフト数をデータ
制御信号に出力する。このデータ制御信号に従って、商
データ制御回路９は商用レジスタ７の格納データを左シ
フトし、最下位ビットに演算出力データ制御回路１１５
で得た商を加える。また、データ制御信号に従って、被
除数データ制御回路１０は被除数用レジスタ６の格納デ
ータを左シフトする。商Ｑ、剰余Ｒ及び被除数データ制
御回路１０の出力はクロックＣのタイミングで商用レジ
スタ７、部分剰余用レジスタ８及び被除数用レジスタ６
にそれぞれ取り込まれる。
【００１３】以下、同様な動作を繰り返し、残シフト数
が０になったところで第２の制御信号出力手段１２２は
演算終了信号を出力して演算を終わらせる。このときの
商Ｑと剰余Ｒが最終的な除算結果になる。
が０になったところで第２の制御信号出力手段１２２は
演算終了信号を出力して演算を終わらせる。このときの
商Ｑと剰余Ｒが最終的な除算結果になる。
【００１４】なお、除数と被除数は８ビット以外の２進
数であってもよい。
数であってもよい。
【００１５】
【発明の効果】本発明によれば、被除数を１ビット毎に
除算するのではなく、被除数をシフトして商に１が現れ
るビットを検出し、検出した時だけ除算を実行する。こ
れによって、演算回数が減り、除算演算の高速化を実現
できる。
除算するのではなく、被除数をシフトして商に１が現れ
るビットを検出し、検出した時だけ除算を実行する。こ
れによって、演算回数が減り、除算演算の高速化を実現
できる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置における各信号のタイムチャートで
ある。
ある。
【図３】図２のタイムチャートで行う演算を筆算で表し
た図である。
た図である。
【図４】従来における除算演算装置の構成例を示した図
である。
である。
６ 被除数用レジスタ ７ 商用レジスタ ８ 部分剰余用レジスタ ９ 商データ制御回路 １１１ データ評価回路 １１２ 演算入力データ制御回路 １１３ 第１の演算回路 １１４ 第２の演算回路 １１５ 演算出力データ制御回路 １２１ 第１の制御信号出力手段 １２２ 第２の制御信号出力手段 １２３ 第３の制御信号出力手段
Claims (1)
- 【請求項１】 ２進数でｎビットの被除数を２進数でｎ
ビットの除数で除算する演算を行う除算演算装置におい
て、 被除数データがセットされるｎビットの被除数用レジス
タと、 被除数をシフトしながら除算を行っていく２進数の除算
で随時生じる商及び部分剰余を保持するｎビットの商用
レジスタ及び部分剰余用レジスタと、 前記部分剰余用レジスタの格納データを上位側に置き、
前記被除数用レジスタの格納データ下位側に置いて前記
２つのレジスタの格納データを合成し、合成データの上
位ｎビットの有効数字の桁数を除数データの有効数字の
桁数と合わせるのに必要な合成データのシフト数を示す
データ評価信号を出力するデータ評価回路と、 除算を終了するまでに必要な被除数のシフト数を示す残
シフト数がセットされ、この残シフト数は被除数をシフ
トする度に減らしていき、データ評価信号を受けると現
在の残シフト数とデータ評価信号で示すシフト数とを比
較し、小さい方を演算制御信号Ａとして出力する第１の
制御信号発生手段と、 前記データ評価回路と同様にして合成データを作成し、
この合成データを前記演算制御信号Ａで示すシフト数だ
け左シフトしたデータの上位ｎビットのデータａと、前
記合成データを演算制御信号Ａで示すシフト数＋１だけ
左シフトしたデータの上位ｎビットのデータｂを生成
し、データａ及びデータｂを出力する演算入力データ制
御回路と、 前記データａを除算データで除算する第１の演算回路
と、 前記データｂを除算データで除算する第２の演算回路
と、 前記第１の演算回路で算出した商Ｑ1を受け、商Ｑ1に１
が現れた場合は第１の演算回路の演算結果を選択するこ
とを示す演算制御信号Ｂを出力し、商Ｑ1が０で前記残
シフト数が０でなければ第２の演算回路の演算結果を選
択することを示す演算制御信号Ｂを出力し、商Ｑ1が０
で前記残シフト数が０であれば第１の演算回路の演算結
果を選択することを示す演算制御信号Ｂを出力する第２
の制御信号出力手段と、 前記演算制御信号Ｂに従って、第１の演算回路または第
２の演算回路の演算結果を選択して出力し、選択した演
算結果の剰余は前記部分剰余用レジスタにセットする演
算出力データ制御回路と、 演算制御信号Ｂで選択した結果、演算に要したシフト数
を示すデータ制御信号を出力する第３の制御信号出力手
段と、 前記データ制御信号で示すシフト数だけ前記商用レジス
タの格納データを左シフトし、最下位ビットに前記演算
出力データ制御回路で得た商を加える商データ制御回路
と、 前記データ制御信号で示すシフト数だけ前記被除数用レ
ジスタの格納データを左シフトする被除数データ制御回
路と、 を具備し、前記演算制御信号Ａ、演算制御信号Ｂ及びデ
ータ制御信号によりデータをシフトしながら除算を行っ
ていき、残シフト数が０になったときに演算を終了する
除算演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243389A JPH0695854A (ja) | 1992-09-11 | 1992-09-11 | 除算演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243389A JPH0695854A (ja) | 1992-09-11 | 1992-09-11 | 除算演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695854A true JPH0695854A (ja) | 1994-04-08 |
Family
ID=17103135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4243389A Pending JPH0695854A (ja) | 1992-09-11 | 1992-09-11 | 除算演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695854A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244740A (ja) * | 1993-02-12 | 1994-09-02 | Nec Corp | 誤り訂正回路 |
| WO2025039692A1 (zh) * | 2023-08-24 | 2025-02-27 | 深圳比特微电子科技有限公司 | 除法器、处理器和计算装置 |
-
1992
- 1992-09-11 JP JP4243389A patent/JPH0695854A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244740A (ja) * | 1993-02-12 | 1994-09-02 | Nec Corp | 誤り訂正回路 |
| WO2025039692A1 (zh) * | 2023-08-24 | 2025-02-27 | 深圳比特微电子科技有限公司 | 除法器、处理器和计算装置 |
| US12277405B1 (en) | 2023-08-24 | 2025-04-15 | Shenzhen Microbt Electronics Technology Co., Ltd. | Divider, processor, and calculation apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4722068A (en) | Double precision multiplier | |
| JP2585649B2 (ja) | 除算回路 | |
| JPH0695854A (ja) | 除算演算装置 | |
| KR920002572B1 (ko) | 부호변환회로 | |
| KR0147942B1 (ko) | 승산기에서의 부스 레코딩회로 | |
| JPS58129653A (ja) | 乗算方式 | |
| US4685077A (en) | Data processing apparatus having binary multiplication capability | |
| US5381380A (en) | Divide circuit having high-speed operating capability | |
| JP2575856B2 (ja) | 演算回路 | |
| JP2575969B2 (ja) | 浮動小数点乗除算装置 | |
| JP3166781B2 (ja) | 加算回路 | |
| JP3710208B2 (ja) | 画像処理方法及び装置 | |
| JP2569330B2 (ja) | 乗算回路 | |
| JPH08330914A (ja) | 波形発生器 | |
| JPH10333883A (ja) | 乗算方法および乗算回路 | |
| JPS6259828B2 (ja) | ||
| JP2968718B2 (ja) | 演算装置 | |
| JPH04330519A (ja) | 乗算回路 | |
| JPH0523250U (ja) | 乗算回路 | |
| JP2001034457A (ja) | 加減算回路 | |
| JP3722821B2 (ja) | 演算方法 | |
| JP2000330470A (ja) | べき乗演算装置、べき乗剰余演算装置、楕円べき倍点演算装置、並びのそれらの方法、記録媒体 | |
| SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные | |
| SU675423A1 (ru) | Цифровое множительное устройство | |
| JPH0553759A (ja) | 固定小数点演算ユニツト |