JPH0696584A

JPH0696584A - 集積半導体メモリの製造方法

Info

Publication number: JPH0696584A
Application number: JP5171137A
Authority: JP
Inventors: Dominique Savignac; サヴイニアツクドミニク
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1992-06-25
Filing date: 1993-06-16
Publication date: 1994-04-08
Also published as: DE4220878C1; EP0578970A3; HK1003740A1; EP0578970B1; EP0578970A2; DE59308917D1; ATE170322T1

Abstract

(57)【要約】（修正有）【目的】予め定められたメモリ容量の半導体メモリ
を、予め定められたメモリ容量の既存の他の半導体メモ
リのレイアウトよりもはるかにチップ面積が少なくてす
むレイアウトにより製造することを可能にする。【構成】予め定められたメモリ容量を有する集積半導
体メモリの製造のために必要なレイアウトが、予め定め
られたメモリ容量よりも大きいメモリ容量を有する半導
体メモリのレイアウトの使用のもとに作成され、その際
により大きいメモリ容量を有する半導体メモリのレイア
ウトがより多くのメモリセル領域を有し、またこれらの
メモリセル領域の予め定められたメモリ容量に相応する
部分のみが使用される。尚、Ｑ_１〜Ｑ_４：象限、ＺＦ
_１１〜ＺＦ_４２：メモリセル領域、ＢＫＤＥＣ１〜ＢＫ
ＤＥＣ４：ブロックデューダ、ＷＤ１１〜ＷＤ４２：ブ
ロックデューダ・ユニット、Ｐ：周辺回路部分である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、予め定められたメモリ
容量を有する集積半導体メモリを製造するための方法に
関する。

【０００２】

【従来の技術】半導体および計算機の分野では、半導体
メモリの１つの世代、すなわち特定の数のメモリセル
（＝メモリ容量）を有する半導体メモリ形式が３年後に
はより大きいメモリ容量を有する後継世代により引き継
がれることが一般に知られている。しかし一般に後継世
代はそれらの先行世代からメモリ容量のみが異なるので
はなく、テクノロジーの観点（たとえばより小さい構造
の使用、たとえばＮＭＯＳメモリからＣＭＯＳメモリへ
の移行のような全く他のテクノロジーへの移行、ＶＭＯ
Ｓトランジスタ、溝および積層キャパシタセル、ＨｉＣ
セル、新しいケース形式等）、回路技術的観点（たとえ
ば以前には通常であった外部供給に代わる“オン‐チッ
プ”の基板バイアス電圧の発生、一段のアドレスデコー
ダに代わる多段のアドレスデコーダ、読出し増幅器等）
および／または新しいアーキテクチュア（たとえばより
多くのセル領域への分割、新しい検査モードの導入、新
しい冗長コンセプト）でも異なる。すなわち先行世代と
後継世代との間には一般にメモリ容量の相違のほかに著
しい相違点が存在する。

【０００３】さらに、半導体および計算機分野では、半
導体メモリの１つの世代のなかで、コストを低減し得る
ように半導体チップに対して必要とされる面積を最小化
する目的に寄与する改良（いわゆる“設計変更”）が行
われることも一般に知られている。これはたとえば寸法
の縮小、場合によっては回路部分の最適化などの世代交
替と比較してより小さいステップで行われる。その際し
かし半導体メモリは基本的には、すなわち少なくともメ
モリ容量およびアーキテクチュアの点では、そのつどの
世代で最初に発表されたバージョンにくらべて不変にと
どまる。個々の設計変更バージョンは一般にシュリンク
‐、スーパーシュリンク‐、ハイパーシュリンク‐バー
ジョンと呼ばれる。この過程では必然的に一般に比較的
わずかなチップ面積しか節減され得ない。

【０００４】

【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の方法であって、予め定められたメモリ
容量の半導体メモリを、予め定められたメモリ容量の既
存の他の半導体メモリのレイアウトよりもはるかにチッ
プ面積が少なくてすむレイアウトにより製造することが
可能である方法を提供することにある。

【０００５】

【課題を解決するための手段】この課題は冒頭に記載し
た種類の方法において請求項１に挙げられている特徴に
より解決される。有利な実施態様は請求項２以下に挙げ
られている。

【０００６】

【実施例】以下、図面により本発明を一層詳細に説明す
る。図面は著しく簡略化して、また主要な部分に限って
示されている。

【０００７】図１には、製造すべき半導体メモリよりも
高いメモリ容量を有し、また本発明による方法による半
導体メモリの製造の際に使用すべき集積半導体メモリの
レイアウトの本発明にとって主要な部分が示されてい
る。例として、図１に相応する半導体メモリが１６ＭＢ
‐ＤＲＡＭであり、また製造すべき半導体メモリが４Ｍ
Ｂ‐ＤＲＡＭであると仮定する。接続パッド周辺回路部
分Ｐの構成部分であると仮定して図示を省略する。

【０００８】図１によるレイアウトを有する半導体メモ
リは４つの象限Ｑ１…Ｑ４のなかに配置された互いにそ
れぞれ等しいセル領域ＺＦ１１…ＺＦ１８、ＺＦ２１…
ＺＦ２８、ＺＦ３１…ＺＦ３８、ＺＦ４１…ＺＦ４８を
有する。各セル領域ＺＦ１１…ＺＦ４８は、一般に知ら
れているように規則的な配置で、ワード線およびビット
線を介してアドレス指定可能なメモリセルならびにワー
ド線デコーダ、読出し増幅器およびたとえばビット線の
予充電のための装置のようなセル領域のなかで規則的に
繰り返すその他の回路部分を含んでいる。いま、各セル
領域ＺＦ１１…ＺＦ４８は１つのビット線デコーダを含
むものと仮定する。しかし、ビット線デコーダが象限Ｑ
１（Ｑ２、Ｑ３、Ｑ４）のより多くのまたはすべてのセ
ル領域ＺＦ１１…ＺＦ１８（ＺＦ２１…ＺＦ２８…）に
対応して設けられることも可能である。しかし、このこ
とは本発明にとって重要ではない。各象限Ｑ１…Ｑ４に
はブロックデコーダユニットＷＤ１１…ＷＤ１８、ＷＤ
２１…ＷＤ２８、ＷＤ３１…ＷＤ３８、ＷＤ４１…ＷＤ
４８を有するブロックデコーダＢＫＤＥＣ１…４が設け
られており、それらの各々がそのつどのセル領域ＺＦ１
１…ＺＦ１８…の構成部分である。ブロックデコーダは
公知のように、ワード線アドレス指定に関して多数のセ
ル領域から１つのセル領域を選択する役割をし、従って
そのつどのセル領域のワード線デコーダと結び付いて少
なくとも２段のワード線デコーディングが生ずる。

【０００９】それぞれ２つの象限Ｑ１、Ｑ４またはＱ
２、Ｑ３はバス線ＢＵＳ‐ＡまたはＢＵＳ‐Ｂにより互
いに隔てられている。バス線ＢＵＳ‐ＡまたはＢＵＳ‐
Ｂは作動中に、相応のブロックデコーダユニットＷＤ１
１…ＷＤ４８を有するブロックデコーダＢＫＤＥＣ１…
４を含めてセル領域ＺＦ１１…ＺＦ４８を作動させ得る
ように、制御信号、選択信号、データ信号を導く。

【００１０】図１によるレイアウトを有する半導体メモ
リはさらに周辺回路部分Ｐを有する。周辺回路部分Ｐは
なかんずくバス線ＢＵＳ‐Ａ、ＢＵＳ‐Ｂの制御信号、
選択信号、データ信号の発生および／または伝達ならび
に仮定に従って１つまたはそれ以上の象限Ｑ１…Ｑ４を
選択する役割をする。それらはたとえば前記の接続パッ
ドならびに一般に通常のアドレスバッファを含んでお
り、それらにより半導体メモリに与えるべき外部アドレ
ス信号Ａｉが一方では一時記憶され、またそれによりこ
れらが他方では内部の互いに相補性のアドレス信号Ｂ
ｉ、バーＢｉに変換される。周辺回路部分Ｐは図１中で
バス線ＢＵＳ‐Ａにより互いに隔てられた一方の象限Ｑ
１、Ｑ４とバス線ＢＵＳ‐Ｂにより互いに隔てられた他
方の象限Ｑ２、Ｑ３との間に配置されている。このこと
はそれにより生ずる信号案内（短い導線長さ）のゆえに
確かに望ましいが、本発明による以下に説明する実施に
とって不可欠なものではない。

【００１１】図２には、本発明による方法により製造さ
れた半導体メモリのレイアウトが示されている。この方
法では、こうして製造すべき半導体メモリが４ＭＢの予
め定められたメモリ容量を有するべきであること、また
図１による半導体メモリ、すなわちたとえば１６ＭＢの
メモリ容量を有する半導体メモリのレイアウトが製造者
に委ねられていることが仮定されている。換言すれば、
このことは或る人が特定の世代の半導体メモリ（ここで
は４ＭＢ‐ＤＲＡＭ）の集積半導体メモリを製造しよう
としていること、またこの特定の世代の後継世代（ここ
では１６ＭＢ‐ＤＲＡＭ）のレイアウトがこの人に委ね
られていることを意味する。もちろんその際に両世代は
同一の形式の半導体メモリ（たとえばＤＲＡＭ）であ
る。

【００１２】たとえば４ＭＢのメモリ容量を有する本発
明による半導体メモリを製造するため、いま本発明によ
れば、図２に示されているように下記の特徴を有するレ
イアウトが作成され、また使用される。図１に例として
示されているように後継世代（ここでは１６ＭＢ）のレ
イアウトから、両半導体メモリ世代の半導体メモリのメ
モリセルの数の相違（ここでは１６ＭＢ−４ＭＢ＝１２
ＭＢ＝後継世代の半導体メモリのメモリセルの３／４＝
後継世代のこの半導体メモリのメモリセル領域の数の３
／４）に一致する数のメモリセル領域が切り離される。
その際に残っているメモリセル領域（ここではメモリセ
ル領域の元の数の１／４）は後継世代の半導体メモリの
レイアウトの残りの部分と結び付けられ、その際にレイ
アウトの残りの部分は、不必要に空き面積が生じないよ
うに場所を節減するため、残っているメモリセル領域と
隣接して配置される。こうして作られたレイアウトによ
り製造すべき半導体メモリ（４ＭＢ）の機能に対しても
はや必要とされない、使用されるメモリセル領域の外側
の回路部分（たとえばアドレスバッフア、外部アドレス
信号Ａｉに対する接続パッド）はその際に同じく除去さ
れ、または、必要であれば、こうして製造される半導体
メモリの作動の際に有害に作用しないように回路的に変
更される（たとえば作動中に予め定められた固定電位を
導く点との接続）。

【００１３】こうして４ＭＢメモリ容量を有する半導体
メモリに対する、図２に示されているようなレイアウト
が図１による１６ＭＢを有する（等しい形式、たとえば
同じくたとえばＤＲＡＭ）半導体メモリのレイアウトの
使用のもとに得られる。

【００１４】第１工程では図１による周辺回路部分Ｐの
レイアウトが使用される。続いて周辺回路部分Ｐのレイ
アウトの周りに、後継世代のメモリの際と同一のアーキ
テクチュア形態で配置されて（図１参照：たとえば同じ
く４象限Ｑ１…Ｑ４のなかに配置されて）、図１による
メモリセル領域の１／４のレイアウトが配置される。そ
れによって、図２に示されているように、第１の象限Ｑ
１はメモリセル領域ＺＦ１１、ＺＦ１２を、第２の象限
Ｑ２はメモリセル領域ＺＦ２１、ＺＦ２２を、第３の象
限Ｑ３はメモリセル領域ＺＦ３１、ＺＦ３２を、また第
４の象限Ｑ４はメモリセル領域ＺＦ４１、ＺＦ４２を含
んでいる。

【００１５】その結果後継世代のメモリのレイアウトか
ら引き継がれて、ブロックデコーダＢＫＤＥＣ１…４の
ブロックデコーダユニットＷＤ１１、ＷＤ１２、ＷＤ２
１、ＷＤ２２、ＷＤ３１、ＷＤ３２、ＷＤ４１、ＷＤ４
２も、図１、２中で仮定されるように存在するかぎり、
引き継がれたメモリセル領域ＺＦ１１…ＺＦ４２の構成
部分である。後継世代の図１に示されている半導体メモ
リは、たとえばそこで選ばれたワード線に対するデコー
ダプランに基づいて各象限（たとえばＱ１）のなかに１
つのブロックデコーダ（ＢＫＤＥＣ１）を含んでいる。
このようなブロックデコーダ（たとえばＢＫＤＥＣ１）
は、一般に知られているように、ワード線のアドレス指
定に関してそのつどの象限（たとえばＱ１）のセル領域
の１つ（または、ここでは説明を簡単にするために仮定
されないが、場合によってはそれ以上）を選択する役割
をする（たとえば象限Ｑ１のなかのセル領域ＺＦ１
７）。ブロックデコーダＢＫＤＥＣ１…４の各々はその
ために、図３に示されているように、ブロックデコーダ
ユニットＷＤ１１…ＷＤ１８（またはＷＤ２１…ＷＤ２
８、ＷＤ３１…ＷＤ３８、ＷＤ４１…ＷＤ４８）を、セ
ル領域ＺＦ１１…ＺＦ１８（またはＺＦ２１…ＺＦ４
８）の数に相応する数で含んでいる。各ブロックデコー
ダユニット（たとえば象限Ｑ１のなかのＷＤ１１）はそ
の際に、作動中に当該のセル領域（たとえばＺＦ１１）
のワード線デコーダを相応に能動化または不能動化する
ブロックデコーダ信号（たとえばＷＺＦ１１）により固
定的にそのつどのセル領域（選ばれた例に相応してＺＦ
１１）に対応付けられている。このことは後継世代の半
導体メモリの第１の象限Ｑ１に対して図３に示されてお
り、その際にＡ１、Ａ２、Ａ３は半導体メモリに外部か
ら与えるべきアドレス信号であり、またＢ１、バーＢ
１、Ｂ２、バーＢ２、Ｂ３、バーＢ３は作動中に周辺回
路部分Ｐのなかでいわゆるアドレスバッファ（インバー
タとして表されている）により真および反転形態で発生
される内部アドレス信号である。

【００１６】前記のように本発明による方法では、予め
定められたメモリ容量を有する半導体メモリのレイアウ
トの作成の際に後継世代の半導体メモリのセル領域の一
部分のみが各象限Ｑ１…Ｑ４で使用される（図２ではそ
れぞれ２つのセル領域ＺＦ１１、ＺＦ１２またはＺＦ２
１、ＺＦ２２；ＺＦ３１、ＺＦ３２；ＺＦ４１、ＺＦ４
２）ので、ブロックデコーダユニットも相応部分のみ
が、すなわちブロックデコーダユニットＷＤ１１、ＷＤ
１２、ＷＤ２１、ＷＤ２２、ＷＤ３１、ＷＤ３２、ＷＤ
４１、ＷＤ４２（図２参照）のみが使用される。さらに
バス線ＢＵＳ‐Ａ、ＢＵＳ‐Ｂの、使用されるメモリセ
ル領域ＺＦ１１、ＺＦ１２、ＺＦ４１、ＺＦ４２または
ＺＦ２１、ＺＦ２２、ＺＦ３１、ＺＦ３２に沿って延び
ている部分のみが使用される。

【００１７】図４ないし図７には例として製造すべき半
導体メモリの第１の象限Ｑ１に対して、本発明による方
法の種々の有利な実施例で本方法を実施する際にそのつ
どの当該のブロックデコーダＢＫＤＥＣ１に関してどの
ような電気的接続が行われるかが概略した回路図の形で
示されている。上記の実施例によれば例として第１の象
限Ｑ１に対するただ２つのセル領域ＺＦ１１、ＺＦ１２
が後継世代の半導体メモリのレイアウトから引き継がれ
るべきであるから、第１の象限Ｑ１を担当するブロック
デコーダＢＫＤＥＣ１もただ２つの（セル領域ＺＦ１
１、ＺＦ１２内に配置された）ブロックデコーダユニッ
トＷＤ１１、ＷＤ１２を含んでいる。相応のことがその
他の象限Ｑ２、Ｑ３、Ｑ４に対しても当てはまる。後継
世代の半導体メモリのブロックデコーダＢＫＤＥＣ１で
はデコーディング“１‐アウトオブ‐８”が行われるが
（１つの象限は８つのセル領域を有する；図３参照）、
製造すべき半導体メモリではより小さいアドレス範囲に
基づいて単にデコーディング“１‐アウトオブ‐２”が
必要である。従って、デコーディングのために単に一方
のアドレス信号Ａ１またはそれから導き出された互いに
相補性の内部アドレス信号対Ｂ１、バーＢ１が必要であ
る。従って、ブロックデコーダＢＫＤＥＣ１は作動中
に、デコーディングのために必要とされない内部アドレ
ス信号Ｂ２、バーＢ２、Ｂ３、バーＢ３または存在しな
い外部アドレス信号Ａ２、Ａ３に対する導線がブロック
デコーダユニットＷＤ１１、ＷＤ１２に作用を有し得な
いように駆動すべきである。相応のことが残りの象限Ｑ
２、Ｑ３、Ｑ４のブロックデコーダＢＫＤＥＣ２…４に
対しても当てはまる。

【００１８】従って、本発明による方法の第１の実施例
では、図４のように、内部アドレス信号対Ｂ２、バーＢ
２、Ｂ３、バーＢ３のうち、ブロックデコーダユニット
ＷＤ１１、ＷＤ１２と確かに接続されているがデコーデ
ィングのために必要とされない導線バーＢ２、Ｂ３は、
こうして製造される半導体メモリの作動の際に電位ＶＡ
を導く１つの点と接続される。その際に電位ＶＡは半導
体メモリに作動のために外部から供給可能な供給電位ま
たは作動中にチップ内部で発生される電位であってよ
い。もし、例として選ばれているように、ブロックデコ
ーダユニットＷＤ１１…がナンドゲート（またはアンド
ゲート）であれば、電位ＶＡは一般に接地電位と呼ばれ
る半導体メモリの基準電位よりも大きい値を有する。ブ
ロックデコーダユニットＷＤ１１…にノアまたはオアゲ
ートが使用されるときには、その代わりに、半導体メモ
リの基準電位を使用すべきである。このことは当業者に
とって明らかである。図示されているブロックデコーダ
ユニットＷＤ１１、ＷＤ１２はその場合に単に一方のア
ドレス信号対Ｂ１、バーＢ１または一方の外部アドレス
信号Ａ１をデコードする。

【００１９】内部アドレス信号バーＢ２、Ｂ３ならびに
場合によっては内部アドレス信号Ｂ２、Ｂ３の導線はそ
の際に周辺回路部分Ｐの範囲から電気的に隔てられて設
けられる必要がある。それにより、周辺回路部分Ｐのこ
うして自由になる回路部分をアドレス信号の案内とは別
の目的に使用することが可能になる。

【００２０】製造すべき半導体メモリは本発明による方
法においてレイアウトを使用すべき後継世代のメモリよ
りも小さいアドレス空間を有するので、後継世代のメモ
リにおいて生ずる外部アドレス信号Ａ２、Ａ３（このよ
うな番号付けは任意に選ばれている）はより小さい予め
定められたメモリ容量を有する製造すべきメモリの駆動
の際に生じない。なぜならば、それらは半導体メモリに
与えられないからである。従って、図５による実施例も
可能である。その際に、一方ではアドレス指定のために
必要とされない外部アドレス信号Ａ２、Ａ３の導線は作
動中に供給電位ＶＤＤを導く上記の点と接続され、また
他方ではこれらの導線はたとえば相応のアドレスバッフ
ァのような周辺回路部分Ｐのその他の回路部分から電気
的に隔てられて導かれる。

【００２１】両実施例（図４、５）ではこうして、ブロ
ックデコーダＢＫＤＥＣ１のブロックデコーダユニット
ＷＤ１１、ＷＤ１２の各々において、後継世代の半導体
メモリでは作動中に内部アドレス信号（バーＢ２、Ｂ
３）を与えられている（図３参照）２つの入力端が製造
すべき半導体メモリでは作動中に供給電位ＶＤＤを有す
ることが達成される。相応のことが図６による実施例に
対しても当てはまる。その際にブロックデコーダユニッ
トＷＤ１１、ＷＤ１２の前記入力端はなお相応の象限
（ここではＱ１）の範囲内で、作動中に供給電位ＶＤＤ
を導く点と接続される。このことはレイアウトに対して
全体的に次の利点、すなわち作動中にいずれにせよ存在
しない内部アドレス信号Ｂ２、バーＢ２、Ｂ３、バーＢ
３に対する導線が少なくとも当該のバス（ここではＢＵ
Ｓ‐Ａ）の範囲内で完全に節減され得るという利点を有
する。このことは追加的な面積節減を生じ、または余剰
面積は他の目的に使用され得る。この節減の可能性は図
６中にバスＢＵＳ‐Ａの範囲内の相応の導線の中断によ
り示されている。

【００２２】最後に図７では、アドレスデコーダとして
機能するブロックデコーダＢＫＤＥＣ１は単にデコーデ
ィングのために必要な内部アドレス線Ｂ１、バーＢ１を
有し、他方においてデコーディングのために必要でない
アドレス線Ｂ２、バーＢ２、Ｂ３、バーＢ３に対しては
入力端が設けられていない。

【００２３】図７に示されているようにブロックデコー
ダＢＫＤＥＣ１がレイアウトの作成の際に単一の対の互
いに相補性の内部アドレス線Ｂ１、バーＢ１のみを有す
ると仮定する場合には、それはさらに有利である。なぜ
ならば、アドレスデコーダ段“ブロックデコーダ”（Ｂ
ＫＤＥＣ１）が完全に節減され、またその代わりに一方
の内部アドレス線Ｂ１が追加的な入力端として一方のセ
ル領域ＺＦ１１の一方のワード線デコーダに配置され、
また他方の内部アドレス線バーＢ１が追加的な入力端と
して他方のセル領域ＺＦ１２の他方のワード線デコーダ
に配置されるならば、一層多くの場所が節減されるから
である。すなわちこうしてデコーダ段の減少が行われ
る。

【００２４】例としてあげられた１６ＭＢ‐ＤＲＡＭの
ような半導体メモリは周知のように、作動中に多重化法
で与えられているアドレス信号に対するアドレス入力端
を有する。このことは、作動中に１つのクロック周期の
間に第１の時点でワード線に対するアドレス信号が与え
られており、また第２の時点でビット線に対するアドレ
ス信号が与えられていることを意味する。いま本発明に
よる方法により、１６ＭＢメモリのレイアウトから作成
されたレイアウトを有する４ＭＢ半導体メモリを製造す
るときには、４ＭＢメモリは１６ＭＢメモリと同一の数
のビット線を有する（このようなものとしての個々のセ
ル領域のレイアウトは不変にとどまる）が、セル領域の
１／４のみが使用されるのでワード線の数の１／４のみ
を有する。このことは、４ＭＢメモリではビット線デコ
ーディングのためには１６ＭＢメモリの際と同数の内部
アドレス線が必要とされ、他方においてワード線デコー
ディングのためには２つのアドレス線対がより少なく必
要とされることを意味する。製造すべき４ＭＢメモリの
なかの必要なアドレスバッファおよび作動のために存在
する外部アドレス信号に関しては次の状況が生ずる。す
なわち一方ではビット線デコーディングのために１６Ｍ
Ｂメモリの際と同数の内部アドレス線対（従ってまたア
ドレスバッファ）が必要とされるが、外部ビット線アド
レス信号には１つの信号が１６ＭＢメモリの際よりも少
なく利用される。他方ではワード線デコーディングのた
めに１６ＭＢメモリの際よりも２つの内部アドレス線対
（従ってまたアドレスバッファ）が少なく必要とされる
が、単に単一の外部ワード線アドレス信号が１６ＭＢメ
モリの際よりも少なく利用される。こうして１つのワー
ド線アドレスバッファは“空き”である。すなわちそれ
は４ＭＢメモリでは、たとい本発明による方法に基づい
て存在するとしても、ワード線に対して必要とされな
い。いま有利な仕方で、アドレス信号に対するこれらの
ワード線アドレスバッファをビット線のデコーディング
のために使用することが提案される。

【図面の簡単な説明】

【図１】予め定められたメモリ容量よりも高いメモリ容
量を有する半導体メモリのレイアウト。

【図２】予め定められたメモリ容量を有する製造すべき
半導体メモリの、図１によるレイアウトから製造された
レイアウト。

【図３】図１によるメモリの１つの象限のブロックデコ
ーダ。

【図４】図２によるメモリの相応の象限のブロックデコ
ーダ。

【図５】図２によるメモリの相応の象限のブロックデコ
ーダ。

【図６】図２によるメモリの相応の象限のブロックデコ
ーダ。

【図７】図２によるメモリの相応の象限のブロックデコ
ーダ。

【符号の説明】

Ａ、Ｂアドレス線ＢＫＤＥＣブロックデコーダＢＵＳバス線Ｐ周辺回路部分Ｑ象限ＷＤブロックデコーダユニットＺＦセル領域

Claims

【特許請求の範囲】

【請求項１】予め定められたメモリ容量を有する集積
半導体メモリを製造するための方法において、予め定め
られたメモリ容量を有する集積半導体メモリの製造のた
めに必要なレイアウトが、予め定められたメモリ容量よ
りも大きいメモリ容量を有する半導体メモリのレイアウ
トの使用のもとに作成され、その際により大きいメモリ
容量を有する半導体メモリのレイアウトがより多くのメ
モリセル領域（ＺＦ１１…ＺＦ１８、ＺＦ２１…ＺＦ２
８、ＺＦ３１…ＺＦ３８、ＺＦ４１…ＺＦ４８）を有
し、またこれらのメモリセル領域（ＺＦ１１…ＺＦ１
８、ＺＦ２１…ＺＦ２８、ＺＦ３１…ＺＦ３８、ＺＦ４
１…ＺＦ４８）の予め定められたメモリ容量に相応する
部分（ＺＦ１１、ＺＦ１２、ＺＦ２１、ＺＦ２２、ＺＦ
３１、ＺＦ３２、ＺＦ４１、ＺＦ４２）のみが使用され
ることを特徴とする集積半導体メモリの製造方法。
【請求項２】予め定められたメモリ容量よりも高いメ
モリ容量を有する集積半導体メモリの周辺回路部分
（Ｐ）のレイアウトが、それが使用されるメモリセル領
域（ＺＦ１１…ＺＦ４２）の機能のために必要である範
囲で使用され、より高いメモリ容量の半導体メモリのメモリセル領域
（ＺＦ１１、ＺＦ１２、ＺＦ２１、ＺＦ２２、ＺＦ３
１、ＺＦ３２、ＺＦ４１、ＺＦ４２）のレイアウトが、
予め定められたメモリ容量に相応する数で使用され、周辺回路部分（Ｐ）のレイアウトおよび使用されるメモ
リセル領域（ＺＦ１１…ＺＦ４２）が、それらがより高
いメモリ容量の半導体メモリにおいて互いに向き合って
配置されているように互いに向き合って配置され、より高いメモリ容量の半導体メモリのバス線（ＢＵＳ‐
Ａ、ＢＵＳ‐Ｂ）のレイアウトが予め定められたメモリ
容量の半導体メモリのレイアウトにおいて、それらが使
用されるメモリセル領域（ＺＦ１１…ＺＦ４２）の機能
のために必要である範囲で使用されることを特徴とする
請求項１記載の方法。
【請求項３】予め定められたメモリ容量に基づいて使
用されるメモリセル領域（ＺＦ１１…ＺＦ４２）に対す
るアドレス信号のデコーディングのために必要とされな
いアドレス線（Ａ２、Ａ３；Ｂ２、バーＢ２、Ｂ３、バ
ーＢ３）が、半導体メモリの作動の際に、使用されるメ
モリセル領域（ＺＦ１１…ＺＦ４２）に対するデコーデ
ィングのために必要であるアドレス線（Ａ１；Ｂ１、バ
ーＢ１）のアドレス信号のデコーディングに影響しない
電気的レベル（ＶＡ）を有する電位源と接続されること
を特徴とする請求項１または２記載の方法。
【請求項４】ブロックデコーダユニット（ＷＤ１１、
ＷＤ１２、ＷＤ２１…ＷＤ４２）において、予め定めら
れたメモリ容量に基づいて使用されるメモリセル領域
（ＺＦ１１…ＺＦ４２）に対するアドレス信号のデコー
ディングのために必要とされない入力端が、半導体メモ
リの作動の際に、使用されるメモリセル領域（ＺＦ１１
…ＺＦ４２）に対するデコーディングのために必要であ
るアドレス線（Ａ１；Ｂ１、バーＢ１）のアドレス信号
のデコーディングに影響しない電気的レベル（ＶＡ）を
有する電位源と接続されることを特徴とする請求項１ま
たは２記載の方法。
【請求項５】アドレスデコーダにおいて、より高いメ
モリ容量の半導体メモリにおいて必要な数の、内部アド
レス線（Ｂ１、バーＢ１、Ｂ２、バーＢ２、Ｂ３、バー
Ｂ３）に対する入力端の代わりに、予め定められたメモ
リ容量に基づいて必要である数の、内部アドレス線（Ｂ
１、バーＢ１）に対する入力端が使用されることを特徴
とする請求項１または２記載の方法。
【請求項６】より高いメモリ容量を有する半導体メモ
リのレイアウトがアドレスデコーダに対する１つよりも
多い段を有する場合に、予め定められたメモリ容量の半
導体メモリに対してアドレスデコーダに対するより少な
い数の段が使用されることを特徴とする請求項１または
２記載の方法。
【請求項７】より大きい容量の半導体メモリにおいて
ワード線信号のデコーディングのために使用されるワー
ド線デコーダの少なくとも１つが予め定められたメモリ
容量の半導体メモリにおいてビット線信号のデコーディ
ングのために使用されることを特徴とする請求項１ない
し６の１つに記載の方法。