JPH0696590A - プルアップ回路 - Google Patents
プルアップ回路Info
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- JPH0696590A JPH0696590A JP17238293A JP17238293A JPH0696590A JP H0696590 A JPH0696590 A JP H0696590A JP 17238293 A JP17238293 A JP 17238293A JP 17238293 A JP17238293 A JP 17238293A JP H0696590 A JPH0696590 A JP H0696590A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】 （修正有）
【目的】 従来のプルアップよりも高速で、電流消費の
少ない新規スタティックＣＭＯＳプルアップセルを提供
する。 【構成】 プルアップ回路は、ビットライン１２と電圧
線ＶＤＤとの間に接続されたＰＭＯＳプルアップトラン
ジスタ１０を含む。電圧線に接続されたゲートとプルア
ップトランジスタ１０のゲートに接続されたソースとを
有するＮＭＯＳトランジスタ３４のドレインとビットラ
イン１２との間にはインバータ３２が接続されている。
電圧線とプルアップトランジスタ１０のゲートとの間に
は第１のＰＭＯＳトランジスタ３６が接続されている。
ビットラインとトランジスタ３６のゲートとの間には、
アースに接続されたゲートを有する第２のＰＭＯＳトラ
ンジスタ３８が接続されている。第１のトランジスタの
ドレインとアースとの間には４つのＰＭＯＳディバイダ
トランジスタ４０，４２，４４，４６が接続されてい
て、これらトランジスタのゲートはいずれもアースに接
続されている。
少ない新規スタティックＣＭＯＳプルアップセルを提供
する。 【構成】 プルアップ回路は、ビットライン１２と電圧
線ＶＤＤとの間に接続されたＰＭＯＳプルアップトラン
ジスタ１０を含む。電圧線に接続されたゲートとプルア
ップトランジスタ１０のゲートに接続されたソースとを
有するＮＭＯＳトランジスタ３４のドレインとビットラ
イン１２との間にはインバータ３２が接続されている。
電圧線とプルアップトランジスタ１０のゲートとの間に
は第１のＰＭＯＳトランジスタ３６が接続されている。
ビットラインとトランジスタ３６のゲートとの間には、
アースに接続されたゲートを有する第２のＰＭＯＳトラ
ンジスタ３８が接続されている。第１のトランジスタの
ドレインとアースとの間には４つのＰＭＯＳディバイダ
トランジスタ４０，４２，４４，４６が接続されてい
て、これらトランジスタのゲートはいずれもアースに接
続されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリデバイスに
係る。より特定的には、本発明は従来のプルアップより
も高速でありながら、電流消費の少ない新規スタティッ
クＣＭＯＳプルアップセルに係る。
係る。より特定的には、本発明は従来のプルアップより
も高速でありながら、電流消費の少ない新規スタティッ
クＣＭＯＳプルアップセルに係る。
【０００２】
【従来の技術】複数のＮチャネルＭＯＳトランジスタと
１つのＰチャネルデュアルとを含むプルダウン回路は当
業者に公知である。Ｐチャネルデュアルの代わりにプル
アップ回路を使用することもできる。このようなプルア
ップ回路は、読み出し頻度が低かったり読み出し時間が
重要でない用途では速度と電流との兼ね合いを図りなが
ら設計する場合もあるが、一般には速度を重視して設計
される。Ｐチャネルデュアルはプルダウンデバイスがオ
ンのときにオフである（即ちＶDDから出力する電流経路
が存在しない）が、プルアップ回路はＰチャネルデュア
ルとは異なり、プルダウンデバイスがオンである時間の
全部でないとしても一部でオンである。この動作モード
の結果、静電電流又はスイッチング用大電流が消費され
る。
１つのＰチャネルデュアルとを含むプルダウン回路は当
業者に公知である。Ｐチャネルデュアルの代わりにプル
アップ回路を使用することもできる。このようなプルア
ップ回路は、読み出し頻度が低かったり読み出し時間が
重要でない用途では速度と電流との兼ね合いを図りなが
ら設計する場合もあるが、一般には速度を重視して設計
される。Ｐチャネルデュアルはプルダウンデバイスがオ
ンのときにオフである（即ちＶDDから出力する電流経路
が存在しない）が、プルアップ回路はＰチャネルデュア
ルとは異なり、プルダウンデバイスがオンである時間の
全部でないとしても一部でオンである。この動作モード
の結果、静電電流又はスイッチング用大電流が消費され
る。
【０００３】静電電流及びスイッチング用大電流は用途
によっては許容できる場合もある。しかしながら、静電
電流を減少又は除去し、スイッチング用大電流を減少さ
せることが望ましい用途もある。
によっては許容できる場合もある。しかしながら、静電
電流を減少又は除去し、スイッチング用大電流を減少さ
せることが望ましい用途もある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、同等
寸法の従来技術のフィードバック付きプルアップよりも
高速でありながら、このようなプルアップよりも電流消
費の少ない新規スタティックＣＭＯＳプルアップセルを
提供することである。
寸法の従来技術のフィードバック付きプルアップよりも
高速でありながら、このようなプルアップよりも電流消
費の少ない新規スタティックＣＭＯＳプルアップセルを
提供することである。
【０００５】本発明の別の目的は、従来技術の定電流プ
ルアップ回路とは異なり、無視できる程度の静電電流し
か消費せず、定電流又はフィードバックプルアップより
もプロセス変更に対して低感受性であるようなプルアッ
プを提供することである。
ルアップ回路とは異なり、無視できる程度の静電電流し
か消費せず、定電流又はフィードバックプルアップより
もプロセス変更に対して低感受性であるようなプルアッ
プを提供することである。
【０００６】本発明の更に別の目的は、従来技術のプル
アップと同一型（エンハンスメント）ＭＯＳトランジス
タを使用しており、プロセスを変更する必要なしに既存
のＣＭＯＳプロセスを使用して製造することが可能なプ
ルアップを提供することである。
アップと同一型（エンハンスメント）ＭＯＳトランジス
タを使用しており、プロセスを変更する必要なしに既存
のＣＭＯＳプロセスを使用して製造することが可能なプ
ルアップを提供することである。
【０００７】
【課題を解決するための手段】ビットラインとアースと
の間に（場合により選択デバイスを介して）接続された
複数のＮチャネルプルダウントランジスタで使用される
本発明の好適態様によるプルアップ回路は、ビットライ
ンと電圧線との間に接続されたＰチャネルＭＯＳプルア
ップトランジスタを含む。電圧線に接続されたゲートと
ＰチャネルＭＯＳプルアップトランジスタのゲートに接
続されたソースとを有するＮチャネルＭＯＳトランジス
タのドレインと、ビットラインとの間にはインバータが
接続されている。電圧線とＰチャネルＭＯＳプルアップ
トランジスタのゲートとの間には第１のＰチャネルＭＯ
Ｓトランジスタが接続されている。ビットラインと第１
のＰチャネルＭＯＳトランジスタのゲートとの間には、
アースに接続されたゲートを有する第２のＰチャネルＭ
ＯＳトランジスタが接続されている。第１のＰチャネル
ＭＯＳトランジスタのドレインとアースとの間には、４
つのＰチャネルＭＯＳディバイダトランジスタが接続さ
れている。ＰチャネルＭＯＳディバイダトランジスタの
ゲートはいずれもアースに接続されている。Ｐチャネル
ＭＯＳプルアップトランジスタ及びＮチャネルＭＯＳプ
ルダウントランジスタは大型である。第１及び第２のＰ
チャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳ
トランジスタ並びにＰチャネルＭＯＳディバイダトラン
ジスタは最小寸法に近い。インバータデバイスを構成す
るＰチャネル及びＮチャネルデバイスは最小寸法よりも
大型である。
の間に（場合により選択デバイスを介して）接続された
複数のＮチャネルプルダウントランジスタで使用される
本発明の好適態様によるプルアップ回路は、ビットライ
ンと電圧線との間に接続されたＰチャネルＭＯＳプルア
ップトランジスタを含む。電圧線に接続されたゲートと
ＰチャネルＭＯＳプルアップトランジスタのゲートに接
続されたソースとを有するＮチャネルＭＯＳトランジス
タのドレインと、ビットラインとの間にはインバータが
接続されている。電圧線とＰチャネルＭＯＳプルアップ
トランジスタのゲートとの間には第１のＰチャネルＭＯ
Ｓトランジスタが接続されている。ビットラインと第１
のＰチャネルＭＯＳトランジスタのゲートとの間には、
アースに接続されたゲートを有する第２のＰチャネルＭ
ＯＳトランジスタが接続されている。第１のＰチャネル
ＭＯＳトランジスタのドレインとアースとの間には、４
つのＰチャネルＭＯＳディバイダトランジスタが接続さ
れている。ＰチャネルＭＯＳディバイダトランジスタの
ゲートはいずれもアースに接続されている。Ｐチャネル
ＭＯＳプルアップトランジスタ及びＮチャネルＭＯＳプ
ルダウントランジスタは大型である。第１及び第２のＰ
チャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳ
トランジスタ並びにＰチャネルＭＯＳディバイダトラン
ジスタは最小寸法に近い。インバータデバイスを構成す
るＰチャネル及びＮチャネルデバイスは最小寸法よりも
大型である。
【０００８】
【実施例】以下、添付図面に関して本発明を実施例によ
り説明する。
り説明する。
【０００９】当業者には、以下に記載する本発明の説明
が非限定的な単なる例示に過ぎないことが理解されよ
う。本発明の他の態様も当業者には容易に想到されよ
う。
が非限定的な単なる例示に過ぎないことが理解されよ
う。本発明の他の態様も当業者には容易に想到されよ
う。
【００１０】図１及び図２は一般型の既存のプルアップ
回路の概略図である。図１及び図２のどちらの態様もＰ
チャネルＭＯＳトランジスタ１０はＶDDに接続されたソ
ースとビットライン１２に接続されたドレインを有す
る。
回路の概略図である。図１及び図２のどちらの態様もＰ
チャネルＭＯＳトランジスタ１０はＶDDに接続されたソ
ースとビットライン１２に接続されたドレインを有す
る。
【００１１】図１の態様によると、ＰチャネルＭＯＳプ
ルアップトランジスタ１０のゲートは定電圧ＶGGに接続
されている。ＶGGは通常、ＶDD−ＶTPよりも小さく且つ
ＶTNよりも大きい範囲にほぼ相当する。図２の態様によ
ると、ＰチャネルＭＯＳプルアップトランジスタ１０の
ゲートはビットライン１２に接続された入力を有するイ
ンバータ１６の出力により駆動される。
ルアップトランジスタ１０のゲートは定電圧ＶGGに接続
されている。ＶGGは通常、ＶDD−ＶTPよりも小さく且つ
ＶTNよりも大きい範囲にほぼ相当する。図２の態様によ
ると、ＰチャネルＭＯＳプルアップトランジスタ１０の
ゲートはビットライン１２に接続された入力を有するイ
ンバータ１６の出力により駆動される。
【００１２】どちらの態様でもビットライン１２とアー
スとの間には複数のＮチャネルプルダウントランジスタ
１４ａ〜１４ｎが接続されている。プルアップ回路はこ
れらのデバイスに対してビットラインをプルアップしな
ければならない。実際の態様では各Ｎチャネルプルダウ
ンデバイスとアースの間にはパス即ち選択トランジスタ
が直列に接続されているが、分かりやすくするためにこ
のようなデバイスを図面から省略したことは当業者に理
解されよう。
スとの間には複数のＮチャネルプルダウントランジスタ
１４ａ〜１４ｎが接続されている。プルアップ回路はこ
れらのデバイスに対してビットラインをプルアップしな
ければならない。実際の態様では各Ｎチャネルプルダウ
ンデバイスとアースの間にはパス即ち選択トランジスタ
が直列に接続されているが、分かりやすくするためにこ
のようなデバイスを図面から省略したことは当業者に理
解されよう。
【００１３】プルアップは良好なローディング特性を有
する必要がある。プルダウン（静的）条件においてプル
アップは式［１］：（（ＲN-Channel-on×ＶDD）／（Ｒ
P-Channel-on＋ＲN-Channel-on））≦ＶOL（式中、Ｒ
P-Channel-on及びＲN-Channel-onは夫々プルアップデバ
イス及び最高抵抗を有するＮチャネルプルダウンデバイ
スのオン抵抗である）を満足すべきである。
する必要がある。プルダウン（静的）条件においてプル
アップは式［１］：（（ＲN-Channel-on×ＶDD）／（Ｒ
P-Channel-on＋ＲN-Channel-on））≦ＶOL（式中、Ｒ
P-Channel-on及びＲN-Channel-onは夫々プルアップデバ
イス及び最高抵抗を有するＮチャネルプルダウンデバイ
スのオン抵抗である）を満足すべきである。
【００１４】プルアップデバイスの動的ローディング
（立ち上がり時間）はより重要である。立ち上がり時間
はα∫Ｉ-1 DSｄＶであるので、ＩDSはＶDSが減少する際
に急激に減少すべきではない。最後に、プルアップロー
ドは理想的な空乏（ｄｅｐｌｅｔｉｏｎ）ロードに近似
すべきである。図１のプルアップの場合、Ｒ
N-Channel-onに対するＲP-Channel-onの比はプロセス変
更を通して一定であるべきである。
（立ち上がり時間）はより重要である。立ち上がり時間
はα∫Ｉ-1 DSｄＶであるので、ＩDSはＶDSが減少する際
に急激に減少すべきではない。最後に、プルアップロー
ドは理想的な空乏（ｄｅｐｌｅｔｉｏｎ）ロードに近似
すべきである。図１のプルアップの場合、Ｒ
N-Channel-onに対するＲP-Channel-onの比はプロセス変
更を通して一定であるべきである。
【００１５】図３は、抵抗型プルアップ及びエンハンス
メントＮチャネルトランジスタプルアップに比較した図
１のプルアップのＩ−Ｖ曲線を示す比較グラフである。
曲線Ａは図１の回路を表す。破線（曲線Ｂ）は抵抗型プ
ルアップロードを表す。曲線ＣはエンハンスメントＮチ
ャネルトランジスタプルアップを表す。
メントＮチャネルトランジスタプルアップに比較した図
１のプルアップのＩ−Ｖ曲線を示す比較グラフである。
曲線Ａは図１の回路を表す。破線（曲線Ｂ）は抵抗型プ
ルアップロードを表す。曲線ＣはエンハンスメントＮチ
ャネルトランジスタプルアップを表す。
【００１６】一般に、上記３つの目的はプルアップゲー
ト電圧ＶGGを調節することにより達せられる。図１に示
す単純な１トランジスタＰチャネルプルアップ回路で
は、ＶGGを発生するための電流ミラーリファレンスとし
て図４に示すような典型的プルダウンが使用される。Ｐ
チャネルＭＯＳトランジスタ１８はＶDDに接続されたソ
ースとＮチャネルＭＯＳトランジスタ２０のドレインに
接続されたドレインとを有する。ＮチャネルＭＯＳトラ
ンジスタ２０のソースはアースに接続されている。Ｐチ
ャネルＭＯＳトランジスタ１８はダイオード接続され、
そのゲートはそのドレインに接続され、出力電圧ノード
ＶGGを形成する。ＮチャネルＭＯＳトランジスタ２０の
ゲートはＶDDに接続されている。
ト電圧ＶGGを調節することにより達せられる。図１に示
す単純な１トランジスタＰチャネルプルアップ回路で
は、ＶGGを発生するための電流ミラーリファレンスとし
て図４に示すような典型的プルダウンが使用される。Ｐ
チャネルＭＯＳトランジスタ１８はＶDDに接続されたソ
ースとＮチャネルＭＯＳトランジスタ２０のドレインに
接続されたドレインとを有する。ＮチャネルＭＯＳトラ
ンジスタ２０のソースはアースに接続されている。Ｐチ
ャネルＭＯＳトランジスタ１８はダイオード接続され、
そのゲートはそのドレインに接続され、出力電圧ノード
ＶGGを形成する。ＮチャネルＭＯＳトランジスタ２０の
ゲートはＶDDに接続されている。
【００１７】ＮチャネルＭＯＳトランジスタ２０が強力
であるならば、ＶGGは引き下げられ、図１の典型的なプ
ルアップはより堅固にターンオンする。更に（アースで
なく）ＶGGを使用する結果、移動度に対する電流感応性
が低下し、平均電力損が減少する。図３に示すように、
図４のＶGG発生回路を使用する図１のプルアップ回路
（曲線Ａ）の立ち上がり時間は、抵抗型プルアップ（曲
線Ｂ）又はエンハンスメントモードＮチャネルＭＯＳト
ランジスタを含むプルアップ（曲線Ｃ）よりも迅速であ
る。エンハンスメントＮチャネルＭＯＳトランジスタ
（曲線Ｃ）は他の２種ほど高レベルにはプルアップしな
いが、静的場合（ｄｃ）では図３に示す３種のプルアッ
プは等価であることが当業者には留意されよう。
であるならば、ＶGGは引き下げられ、図１の典型的なプ
ルアップはより堅固にターンオンする。更に（アースで
なく）ＶGGを使用する結果、移動度に対する電流感応性
が低下し、平均電力損が減少する。図３に示すように、
図４のＶGG発生回路を使用する図１のプルアップ回路
（曲線Ａ）の立ち上がり時間は、抵抗型プルアップ（曲
線Ｂ）又はエンハンスメントモードＮチャネルＭＯＳト
ランジスタを含むプルアップ（曲線Ｃ）よりも迅速であ
る。エンハンスメントＮチャネルＭＯＳトランジスタ
（曲線Ｃ）は他の２種ほど高レベルにはプルアップしな
いが、静的場合（ｄｃ）では図３に示す３種のプルアッ
プは等価であることが当業者には留意されよう。
【００１８】ＰチャネルＭＯＳプルアップトランジスタ
１０は一定（大）値の電流で常に「オン」であるので、
図１のプルアップ回路は迅速な立ち上がり時間を有す
る。立ち上がり及び立ち下がりトランジェントは図３の
より迅速な立ち上がりＩ−Ｖ曲線に従うことに留意され
たい。プルダウンはより低い抵抗（式［１］）を有して
いなければならず、従って、この電流を低下させるため
に大きいＷ／Ｌを有していなければならない。プルダウ
ンの数は多くなり得るので、プルアップ速度を上げよう
とするとレイアウト面積が増加する。
１０は一定（大）値の電流で常に「オン」であるので、
図１のプルアップ回路は迅速な立ち上がり時間を有す
る。立ち上がり及び立ち下がりトランジェントは図３の
より迅速な立ち上がりＩ−Ｖ曲線に従うことに留意され
たい。プルダウンはより低い抵抗（式［１］）を有して
いなければならず、従って、この電流を低下させるため
に大きいＷ／Ｌを有していなければならない。プルダウ
ンの数は多くなり得るので、プルアップ速度を上げよう
とするとレイアウト面積が増加する。
【００１９】図５は図２のプルアップデバイスのＩ−Ｖ
曲線を示す。（プルダウンデバイスがオフのとき）Ｐチ
ャネルＭＯＳプルアップトランジスタ１０のゲートは低
レベル（ＶSS）に駆動されるので、図２に示すプルアッ
プ回路の静的挙動は図１のプルアップと同様である。一
方、立ち上がり中のプルアップ電流は、ＰチャネルＭＯ
ＳプルアップトランジスタのゲートがＶGG＞ＶSSである
ので、（プルアップＷ／Ｌが等しいと仮定すると）図１
のプルアップ回路よりも大きい。
曲線を示す。（プルダウンデバイスがオフのとき）Ｐチ
ャネルＭＯＳプルアップトランジスタ１０のゲートは低
レベル（ＶSS）に駆動されるので、図２に示すプルアッ
プ回路の静的挙動は図１のプルアップと同様である。一
方、立ち上がり中のプルアップ電流は、ＰチャネルＭＯ
ＳプルアップトランジスタのゲートがＶGG＞ＶSSである
ので、（プルアップＷ／Ｌが等しいと仮定すると）図１
のプルアップ回路よりも大きい。
【００２０】図２の回路におけるプルダウンデバイスの
１つ（又はそれ以上）がオンのとき、インバータ１６の
入力は引き下げられ、従ってインバータ１６はＰチャネ
ルＭＯＳプルアップトランジスタ１０を高レベルに駆動
するので、図２のプルアップ回路の静的挙動は図１のプ
ルアップと非常に異なる。こうして、ＰチャネルＭＯＳ
プルアップトランジスタ１０はターンオフする。従って
プルアップ電流は存在せず、即ち静的電力損は生じな
い。
１つ（又はそれ以上）がオンのとき、インバータ１６の
入力は引き下げられ、従ってインバータ１６はＰチャネ
ルＭＯＳプルアップトランジスタ１０を高レベルに駆動
するので、図２のプルアップ回路の静的挙動は図１のプ
ルアップと非常に異なる。こうして、ＰチャネルＭＯＳ
プルアップトランジスタ１０はターンオフする。従って
プルアップ電流は存在せず、即ち静的電力損は生じな
い。
【００２１】Ｎチャネルプルダウンデバイスがターンオ
フすると、ビットライン即ちインバータ１６のゲートは
負荷され、引き上げられる。プルダウンデバイスがター
ンオンすると、該デバイスのオン抵抗は式［１］を満足
するので、ＰチャネルＭＯＳプルアップトランジスタ１
０を通る電圧は少なくとも（ＶDD−ＶOL）に上昇する。
こうしてインバータ１６のゲートは引き下げられ、従っ
て、ＰチャネルＭＯＳプルアップトランジスタ１０のゲ
ートは高レベルに駆動され、ターンオフされる。しかし
ながら、インバータ１６が遷移する間に大電源電流≒Ｖ
DD／（ＲP-Channel-on＋ＲN-Channel-on）が引きださ
れ、ＰチャネルＭＯＳプルアップトランジスタ１０が最
終的にカットオフ状態になり、その電流ＩPUが約ゼロに
なるまで、インバータ１６の出力の上昇及びＲ
P-Channel-onの上昇に伴って減少する。この遷移を図５
の曲線Ａ（出力立ち下がり）に示す。
フすると、ビットライン即ちインバータ１６のゲートは
負荷され、引き上げられる。プルダウンデバイスがター
ンオンすると、該デバイスのオン抵抗は式［１］を満足
するので、ＰチャネルＭＯＳプルアップトランジスタ１
０を通る電圧は少なくとも（ＶDD−ＶOL）に上昇する。
こうしてインバータ１６のゲートは引き下げられ、従っ
て、ＰチャネルＭＯＳプルアップトランジスタ１０のゲ
ートは高レベルに駆動され、ターンオフされる。しかし
ながら、インバータ１６が遷移する間に大電源電流≒Ｖ
DD／（ＲP-Channel-on＋ＲN-Channel-on）が引きださ
れ、ＰチャネルＭＯＳプルアップトランジスタ１０が最
終的にカットオフ状態になり、その電流ＩPUが約ゼロに
なるまで、インバータ１６の出力の上昇及びＲ
P-Channel-onの上昇に伴って減少する。この遷移を図５
の曲線Ａ（出力立ち下がり）に示す。
【００２２】図２のプルアップデバイスのトランジェン
ト挙動は次のように説明することができる。ＩはＶの増
加に伴って単調に上昇し、インバータ１６が遷移する間
に急激に上昇してＶ≒（ＶDD−ＶOL）のピークに達した
後、無視できる値まで低下する。
ト挙動は次のように説明することができる。ＩはＶの増
加に伴って単調に上昇し、インバータ１６が遷移する間
に急激に上昇してＶ≒（ＶDD−ＶOL）のピークに達した
後、無視できる値まで低下する。
【００２３】定常状態でプルダウンがオンのとき、Ｐチ
ャネルＭＯＳプルアップトランジスタ１０はターンオフ
する。プルダウンがターンオフした後、ビットライン
（インバータ１６の入力）上の電圧はＰチャネルＭＯＳ
プルアップトランジスタ１０からラインへの電荷漏洩に
より高レベルにドリフトする。前記トランジスタはしば
しば小漏洩ＰチャネルＭＯＳトランジスタであり、電荷
をビットライン上に絶えず漏洩するために使用される。
こうして性能はプロセスに対して感受性になり得る。ビ
ットライン電圧がインバータ１６のＮチャネルＭＯＳト
ランジスタコンポーネントのＶT以上に上昇すると、Ｐ
チャネルＭＯＳプルアップトランジスタ１０のゲートは
プルダウンされ、ＩPUは増加し、ブートストラップ効果
を生じる。最初は図５の曲線Ｂ（出力立ち上がり）に示
すようにプロセスは低速である。インバータ１６の入
力、ビットライン及び関連する寄生キャパシタンスがＰ
チャネルＭＯＳプルアップトランジスタ１０を介して負
荷（プルアップ）された後、ＩPU≒０まで低下する。
ャネルＭＯＳプルアップトランジスタ１０はターンオフ
する。プルダウンがターンオフした後、ビットライン
（インバータ１６の入力）上の電圧はＰチャネルＭＯＳ
プルアップトランジスタ１０からラインへの電荷漏洩に
より高レベルにドリフトする。前記トランジスタはしば
しば小漏洩ＰチャネルＭＯＳトランジスタであり、電荷
をビットライン上に絶えず漏洩するために使用される。
こうして性能はプロセスに対して感受性になり得る。ビ
ットライン電圧がインバータ１６のＮチャネルＭＯＳト
ランジスタコンポーネントのＶT以上に上昇すると、Ｐ
チャネルＭＯＳプルアップトランジスタ１０のゲートは
プルダウンされ、ＩPUは増加し、ブートストラップ効果
を生じる。最初は図５の曲線Ｂ（出力立ち上がり）に示
すようにプロセスは低速である。インバータ１６の入
力、ビットライン及び関連する寄生キャパシタンスがＰ
チャネルＭＯＳプルアップトランジスタ１０を介して負
荷（プルアップ）された後、ＩPU≒０まで低下する。
【００２４】図１及び図２のプルアップは有用なデバイ
スであるが、いくつかの欠点がある。図１のプルアップ
は多量の静電電流≒ＶDD／（ＲP-Channel-on＋Ｒ
N-Channel-on）を消費する。図４のＶGG発生器を使用す
るプルアップでは、多数のプルアップが少数のＶGG発生
器により駆動される場合、ＶGGはＰチャネルＭＯＳトラ
ンジスタ１８及びＮチャネルＭＯＳトランジスタ２０の
プロセス変更に対して感受性であり得る。更に、Ｐチャ
ネルＭＯＳトランジスタ１８及びＮチャネルＭＯＳトラ
ンジスタ２０は図１のＰチャネルＭＯＳプルアップトラ
ンジスタ１０及びＮチャネルプルダウンデバイス１４ａ
〜１４ｎとほぼ同一寸法である。
スであるが、いくつかの欠点がある。図１のプルアップ
は多量の静電電流≒ＶDD／（ＲP-Channel-on＋Ｒ
N-Channel-on）を消費する。図４のＶGG発生器を使用す
るプルアップでは、多数のプルアップが少数のＶGG発生
器により駆動される場合、ＶGGはＰチャネルＭＯＳトラ
ンジスタ１８及びＮチャネルＭＯＳトランジスタ２０の
プロセス変更に対して感受性であり得る。更に、Ｐチャ
ネルＭＯＳトランジスタ１８及びＮチャネルＭＯＳトラ
ンジスタ２０は図１のＰチャネルＭＯＳプルアップトラ
ンジスタ１０及びＮチャネルプルダウンデバイス１４ａ
〜１４ｎとほぼ同一寸法である。
【００２５】図２のプルアップにおいてＮチャネルプル
ダウンデバイスはＰチャネルＭＯＳプルアップトランジ
スタ１０をプルダウンするために「フライト」しなけれ
ばならず、式［１］が限界的にしか満足されないなら
ば、プロセス変更の結果、単一のＮチャネルプルダウン
デバイスではＰチャネルＭＯＳプルアップトランジスタ
１０をＶOL以下にプルダウンできない恐れがある。更
に、Ｐデバイス低速Ｎデバイス高速プロセス特徴によ
り、図５の「出力立ち下がり」曲線の電流ピークＶ＝
（ＶDD−ＶOL）が大きくなる恐れがある。最後に、プル
アップ（図５の「低速立ち上がり領域」）中の低レベル
初期電流により、プルアップ立ち上がり時間は∫Ｉ-1 DS
ｄＶに比例して増加する。
ダウンデバイスはＰチャネルＭＯＳプルアップトランジ
スタ１０をプルダウンするために「フライト」しなけれ
ばならず、式［１］が限界的にしか満足されないなら
ば、プロセス変更の結果、単一のＮチャネルプルダウン
デバイスではＰチャネルＭＯＳプルアップトランジスタ
１０をＶOL以下にプルダウンできない恐れがある。更
に、Ｐデバイス低速Ｎデバイス高速プロセス特徴によ
り、図５の「出力立ち下がり」曲線の電流ピークＶ＝
（ＶDD−ＶOL）が大きくなる恐れがある。最後に、プル
アップ（図５の「低速立ち上がり領域」）中の低レベル
初期電流により、プルアップ立ち上がり時間は∫Ｉ-1 DS
ｄＶに比例して増加する。
【００２６】図６は、本発明の好適態様に従うプルアッ
プ回路３０の概略図である。複数のＮチャネルプルダウ
ントランジスタ１４ａ〜１４ｎがビットライン１２とア
ースとの間に接続されている。図１及び図２に示す従来
技術のプルアップ回路と同様に、選択デバイスは省略し
た。
プ回路３０の概略図である。複数のＮチャネルプルダウ
ントランジスタ１４ａ〜１４ｎがビットライン１２とア
ースとの間に接続されている。図１及び図２に示す従来
技術のプルアップ回路と同様に、選択デバイスは省略し
た。
【００２７】ビットライン１２と電圧線ＶDDとの間には
ＰチャネルＭＯＳプルアップトランジスタ１０が接続さ
れている。ＶDDに接続されたゲートとＰチャネルＭＯＳ
プルアップトランジスタ１０のゲートに接続されたソー
スとを有するＮチャネルＭＯＳトランジスタ３４のドレ
インとビットライン１２との間には、インバータ３２が
接続されている。
ＰチャネルＭＯＳプルアップトランジスタ１０が接続さ
れている。ＶDDに接続されたゲートとＰチャネルＭＯＳ
プルアップトランジスタ１０のゲートに接続されたソー
スとを有するＮチャネルＭＯＳトランジスタ３４のドレ
インとビットライン１２との間には、インバータ３２が
接続されている。
【００２８】ＶDDとＰチャネルＭＯＳトランジスタ１０
のゲートとの間にはＰチャネルＭＯＳトランジスタ３６
が接続されている。ビットライン１２とＰチャネルＭＯ
Ｓトランジスタ３６のゲートとの間にはＰチャネルＭＯ
Ｓトランジスタ３８が接続され、該トランジスタはアー
スに接続されたゲートを有する。ＰチャネルＭＯＳトラ
ンジスタ３６のドレインとアースとの間には４つのＰチ
ャネルＭＯＳトランジスタ４０，４２，４４及び４６が
接続されている。ＰチャネルＭＯＳトランジスタ４０，
４２，４４及び４６のゲートはいずれもアースに接続さ
れている。
のゲートとの間にはＰチャネルＭＯＳトランジスタ３６
が接続されている。ビットライン１２とＰチャネルＭＯ
Ｓトランジスタ３６のゲートとの間にはＰチャネルＭＯ
Ｓトランジスタ３８が接続され、該トランジスタはアー
スに接続されたゲートを有する。ＰチャネルＭＯＳトラ
ンジスタ３６のドレインとアースとの間には４つのＰチ
ャネルＭＯＳトランジスタ４０，４２，４４及び４６が
接続されている。ＰチャネルＭＯＳトランジスタ４０，
４２，４４及び４６のゲートはいずれもアースに接続さ
れている。
【００２９】ＰチャネルＭＯＳトランジスタ１０及びＮ
チャネルＭＯＳプルダウントランジスタ１４ａ〜１４ｎ
は式［１］を満足し、大型である。ＰチャネルＭＯＳト
ランジスタ３６及び３８、ＮチャネルＭＯＳトランジス
タ３４並びにＰチャネルＭＯＳトランジスタ４０，４
２，４４及び４６は典型的には最小寸法に近い。インバ
ータ３２を構成するＰチャネル及びＮチャネルデバイス
はより大型である。図６の回路の全体のレイアウト面積
は図２のプルアップ回路と同等である。
チャネルＭＯＳプルダウントランジスタ１４ａ〜１４ｎ
は式［１］を満足し、大型である。ＰチャネルＭＯＳト
ランジスタ３６及び３８、ＮチャネルＭＯＳトランジス
タ３４並びにＰチャネルＭＯＳトランジスタ４０，４
２，４４及び４６は典型的には最小寸法に近い。インバ
ータ３２を構成するＰチャネル及びＮチャネルデバイス
はより大型である。図６の回路の全体のレイアウト面積
は図２のプルアップ回路と同等である。
【００３０】本発明のプルアップ回路のトランジスタデ
バイスの寸法決定の一例を挙げると、Ｎチャネルプルダ
ウントランジスタ１４ａ〜１４ｎの全部の寸法がαに標
準化されるならば、ＰチャネルＭＯＳプルアップトラン
ジスタ１０の寸法は約３αｎ／２（式中、ｎ（ｎ＜５）
はＮチャネルプルダウントランジスタの個数である）で
あるべきである。インバータ３２においてＰチャネルト
ランジスタは約３α、Ｎチャネルトランジスタは約２α
であるべきである。ＮチャネルＭＯＳトランジスタ３４
は約αであるべきである。ＰチャネルＭＯＳトランジス
タ３６は約３αであるべきである。ＰチャネルＭＯＳト
ランジスタ３８は約３α／２であるべきである。Ｐチャ
ネルＭＯＳトランジスタ４０，４２，４４及び４６も同
様に約３α／２であるべきである。標準ＣＭＯＳプロセ
スを仮定するこの例から、当業者は種々の用途に適した
デバイスを容易に寸法決定することができよう。
バイスの寸法決定の一例を挙げると、Ｎチャネルプルダ
ウントランジスタ１４ａ〜１４ｎの全部の寸法がαに標
準化されるならば、ＰチャネルＭＯＳプルアップトラン
ジスタ１０の寸法は約３αｎ／２（式中、ｎ（ｎ＜５）
はＮチャネルプルダウントランジスタの個数である）で
あるべきである。インバータ３２においてＰチャネルト
ランジスタは約３α、Ｎチャネルトランジスタは約２α
であるべきである。ＮチャネルＭＯＳトランジスタ３４
は約αであるべきである。ＰチャネルＭＯＳトランジス
タ３６は約３αであるべきである。ＰチャネルＭＯＳト
ランジスタ３８は約３α／２であるべきである。Ｐチャ
ネルＭＯＳトランジスタ４０，４２，４４及び４６も同
様に約３α／２であるべきである。標準ＣＭＯＳプロセ
スを仮定するこの例から、当業者は種々の用途に適した
デバイスを容易に寸法決定することができよう。
【００３１】本発明のプルアップ回路には２つのフィー
ドバック経路が存在する。第１のフィードバック経路は
ビットライン１２のインバータ３２からＮチャネルＭＯ
Ｓトランジスタ３４を通ってＰチャネルＭＯＳプルアッ
プトランジスタ１０のゲートに至る経路からなる。第２
のフィードバック経路は、ビットライン１２からＰチャ
ネルＭＯＳトランジスタ３８を通ってＰチャネルＭＯＳ
トランジスタ３６のゲートに至る経路からなる。第１の
フィードバック経路は図２のプルアップ回路と同一のフ
ィードバック経路である。第２のフィードバック経路及
び該フィードバック経路がＰチャネルＭＯＳプルアップ
トランジスタ１０のゲートに発生するフィードバック電
圧は新規である。こうして本発明のプルアップ回路の動
的性能は図２に示すようなプルアップ回路よりも改善さ
れる。更に第２のフィードバック経路は、ゲート電圧を
設定するように抵抗ディバイダで自己参照することによ
りプルアップ回路のプロセス感受性を低下させる。
ドバック経路が存在する。第１のフィードバック経路は
ビットライン１２のインバータ３２からＮチャネルＭＯ
Ｓトランジスタ３４を通ってＰチャネルＭＯＳプルアッ
プトランジスタ１０のゲートに至る経路からなる。第２
のフィードバック経路は、ビットライン１２からＰチャ
ネルＭＯＳトランジスタ３８を通ってＰチャネルＭＯＳ
トランジスタ３６のゲートに至る経路からなる。第１の
フィードバック経路は図２のプルアップ回路と同一のフ
ィードバック経路である。第２のフィードバック経路及
び該フィードバック経路がＰチャネルＭＯＳプルアップ
トランジスタ１０のゲートに発生するフィードバック電
圧は新規である。こうして本発明のプルアップ回路の動
的性能は図２に示すようなプルアップ回路よりも改善さ
れる。更に第２のフィードバック経路は、ゲート電圧を
設定するように抵抗ディバイダで自己参照することによ
りプルアップ回路のプロセス感受性を低下させる。
【００３２】ＰチャネルＭＯＳプルアップトランジスタ
１０のゲートにおける電圧は入力（即ちＮチャネルＭＯ
Ｓプルダウントランジスタ１４ａ〜１４ｎのゲートにお
ける電圧）に依存するので、従来技術のプルアップの定
電圧ＶGGとは相違する。更に、トランジスタ３６，４
０，４２，４４及び４６を含むＰチャネル電圧ディバイ
ダは図３のＶGG発生器のような現行のミラー回路ではな
い。
１０のゲートにおける電圧は入力（即ちＮチャネルＭＯ
Ｓプルダウントランジスタ１４ａ〜１４ｎのゲートにお
ける電圧）に依存するので、従来技術のプルアップの定
電圧ＶGGとは相違する。更に、トランジスタ３６，４
０，４２，４４及び４６を含むＰチャネル電圧ディバイ
ダは図３のＶGG発生器のような現行のミラー回路ではな
い。
【００３３】図７は図６のプルアップ回路の動的Ｉ−Ｖ
挙動を示すグラフである。曲線Ａはプルアップの高−低
遷移を示す。曲線Ｂはプルアップの低−高遷移を示す。
曲線Ｃは比較のために図２のプルアップの低−高遷移を
示す。
挙動を示すグラフである。曲線Ａはプルアップの高−低
遷移を示す。曲線Ｂはプルアップの低−高遷移を示す。
曲線Ｃは比較のために図２のプルアップの低−高遷移を
示す。
【００３４】図６に示す本発明のプルアップ回路の定常
状態動作はオン及びオフ時に図２のプルアップと非常に
よく似ている。Ｎチャネルプルダウントランジスタがオ
フのとき、ＰチャネルＭＯＳプルアップトランジスタ１
０のゲートは低レベル（≒ＶSS）に駆動されるので、定
常状態は図２のプルアップ回路と同様である。Ｐチャネ
ルＭＯＳトランジスタ３６、ＮチャネルＭＯＳトランジ
スタ３４、インバータ３２のＮチャネルＭＯＳトランジ
スタコンポーネントには小漏洩電流が流れる。ビットラ
インの負荷後にＰチャネルＭＯＳプルアップトランジス
タ１０中を流れる電流はゼロである。この条件を図７の
グラフの原点に示す。
状態動作はオン及びオフ時に図２のプルアップと非常に
よく似ている。Ｎチャネルプルダウントランジスタがオ
フのとき、ＰチャネルＭＯＳプルアップトランジスタ１
０のゲートは低レベル（≒ＶSS）に駆動されるので、定
常状態は図２のプルアップ回路と同様である。Ｐチャネ
ルＭＯＳトランジスタ３６、ＮチャネルＭＯＳトランジ
スタ３４、インバータ３２のＮチャネルＭＯＳトランジ
スタコンポーネントには小漏洩電流が流れる。ビットラ
インの負荷後にＰチャネルＭＯＳプルアップトランジス
タ１０中を流れる電流はゼロである。この条件を図７の
グラフの原点に示す。
【００３５】Ｎチャネルプルダウントランジスタ１４ａ
〜１４ｎがオン状態にあるとき、本発明のプルダウン回
路の静的挙動は重要な１つの相違点を除いて図２の回路
の挙動と同様である。本発明のプルアップ回路では、Ｐ
チャネルＭＯＳプルアップトランジスタ１０のゲート電
圧は約ＶDD−Ｐチャネル閾値低下に等しく、プルアップ
トランジスタ１０はカットオフよりもむしろは反転状態
に維持される。従って、ＰチャネルＭＯＳプルアップト
ランジスタ１０を通る静電電流は図１の回路よりも著し
く少なく、ビットライン電圧はＶDDよりもやや低い。Ｎ
チャネルＭＯＳトランジスタ３４は、インバータ３２の
ＰチャネルＭＯＳトランジスタコンポーネントがＰチャ
ネルＭＯＳトランジスタ１０のゲートをＶDD（カットオ
フ）に駆動するのを阻止し、この電圧が（ＶG≦ＶDD−
ＶTN）になるように確保する。この条件を図７の右側部
分に示す。
〜１４ｎがオン状態にあるとき、本発明のプルダウン回
路の静的挙動は重要な１つの相違点を除いて図２の回路
の挙動と同様である。本発明のプルアップ回路では、Ｐ
チャネルＭＯＳプルアップトランジスタ１０のゲート電
圧は約ＶDD−Ｐチャネル閾値低下に等しく、プルアップ
トランジスタ１０はカットオフよりもむしろは反転状態
に維持される。従って、ＰチャネルＭＯＳプルアップト
ランジスタ１０を通る静電電流は図１の回路よりも著し
く少なく、ビットライン電圧はＶDDよりもやや低い。Ｎ
チャネルＭＯＳトランジスタ３４は、インバータ３２の
ＰチャネルＭＯＳトランジスタコンポーネントがＰチャ
ネルＭＯＳトランジスタ１０のゲートをＶDD（カットオ
フ）に駆動するのを阻止し、この電圧が（ＶG≦ＶDD−
ＶTN）になるように確保する。この条件を図７の右側部
分に示す。
【００３６】本発明のプルアップ回路の動的挙動も図６
及び図７から理解されよう。プルダウントランジスタ１
４ａ〜１４ｎがターンオンする場合、図６の回路の挙動
は第２のフィードバック経路がＰチャネルＭＯＳトラン
ジスタ１０のゲートを高レベルに駆動するように機能す
る以外は、図２の回路の挙動に類似する。第２のフィー
ドバック経路では、ＰチャネルＭＯＳトランジスタ３８
はＰチャネルＭＯＳトランジスタ３６のゲートをプルダ
ウンし、ＰチャネルＭＯＳプルアップトランジスタ１０
のゲート電圧を増加させる。ＰチャネルＭＯＳトランジ
スタ３６、Ｐチャネルディバイダトランジスタ４０，４
２，４４及び４６、ＮチャネルＭＯＳトランジスタ３４
並びにインバータ３２のＰチャネルトランジスタコンポ
ーネントのデバイス寸法はＰチャネルＭＯＳプルアップ
トランジスタ１０のゲート電圧を設定するように調節さ
れる。
及び図７から理解されよう。プルダウントランジスタ１
４ａ〜１４ｎがターンオンする場合、図６の回路の挙動
は第２のフィードバック経路がＰチャネルＭＯＳトラン
ジスタ１０のゲートを高レベルに駆動するように機能す
る以外は、図２の回路の挙動に類似する。第２のフィー
ドバック経路では、ＰチャネルＭＯＳトランジスタ３８
はＰチャネルＭＯＳトランジスタ３６のゲートをプルダ
ウンし、ＰチャネルＭＯＳプルアップトランジスタ１０
のゲート電圧を増加させる。ＰチャネルＭＯＳトランジ
スタ３６、Ｐチャネルディバイダトランジスタ４０，４
２，４４及び４６、ＮチャネルＭＯＳトランジスタ３４
並びにインバータ３２のＰチャネルトランジスタコンポ
ーネントのデバイス寸法はＰチャネルＭＯＳプルアップ
トランジスタ１０のゲート電圧を設定するように調節さ
れる。
【００３７】デバイスが本明細書に記載するように寸法
決定されるならば、ＰチャネルＭＯＳトランジスタプル
アップトランジスタ１０の定常状態ゲート電圧（ＶG）
≒ＶDD−ＶTPであり、ＰチャネルＭＯＳプルアップトラ
ンジスタ１０を通る定常電流∝（ＶG−ＶTP）2である。
ＶG＜＜ＶDD−ＶTPと設定すると、ＰチャネルＭＯＳト
ランジスタ４０，４２，４４及び４６を通る電流は増加
し、ＶGをＶDDに近づけるように設定すると、より大型
のＰチャネルＭＯＳトランジスタ３６を使用することに
なる。どちらの場合も本発明の目的に反する。２つのフ
ィードバック経路を使用すると、ＰチャネルＭＯＳプル
アップトランジスタ１０を通る電流はより迅速に減少
し、図７の「立ち下がり」曲線に示すように最大電流が
低下し、従ってトランジェント電力損がやや減少する。
決定されるならば、ＰチャネルＭＯＳトランジスタプル
アップトランジスタ１０の定常状態ゲート電圧（ＶG）
≒ＶDD−ＶTPであり、ＰチャネルＭＯＳプルアップトラ
ンジスタ１０を通る定常電流∝（ＶG−ＶTP）2である。
ＶG＜＜ＶDD−ＶTPと設定すると、ＰチャネルＭＯＳト
ランジスタ４０，４２，４４及び４６を通る電流は増加
し、ＶGをＶDDに近づけるように設定すると、より大型
のＰチャネルＭＯＳトランジスタ３６を使用することに
なる。どちらの場合も本発明の目的に反する。２つのフ
ィードバック経路を使用すると、ＰチャネルＭＯＳプル
アップトランジスタ１０を通る電流はより迅速に減少
し、図７の「立ち下がり」曲線に示すように最大電流が
低下し、従ってトランジェント電力損がやや減少する。
【００３８】本発明のプルアップ回路は、ＰチャネルＭ
ＯＳプルアップトランジスタ１０が既に飽和状態にある
ため、図２の回路よりも著しく迅速にプルダウンターン
オフ遷移に達する。Ｎチャネルプルダウントランジスタ
がターンオフすると、ビットライン電圧はフィードバッ
ク経路なしでもＰチャネルＭＯＳプルアップトランジス
タ１０を流れる電流により負荷されて上昇する。こうし
てＰチャネルＭＯＳトランジスタ３６は（ＰチャネルＭ
ＯＳトランジスタ３８を介して）より迅速にターンオフ
し、インバータ２４の出力はより迅速に低下し、フィー
ドバックが増加する。ＰチャネルＭＯＳトランジスタ３
６がターンオフするとＰチャネルＭＯＳトランジスタ４
０，４２，４４及び４６はインバータ３２をプルダウン
し、ＰチャネルＭＯＳプルアップトランジスタ１０のＶ
Gが４＊ＶD（ダイオードターンオン電圧）よりも大きく
なるように確保する。
ＯＳプルアップトランジスタ１０が既に飽和状態にある
ため、図２の回路よりも著しく迅速にプルダウンターン
オフ遷移に達する。Ｎチャネルプルダウントランジスタ
がターンオフすると、ビットライン電圧はフィードバッ
ク経路なしでもＰチャネルＭＯＳプルアップトランジス
タ１０を流れる電流により負荷されて上昇する。こうし
てＰチャネルＭＯＳトランジスタ３６は（ＰチャネルＭ
ＯＳトランジスタ３８を介して）より迅速にターンオフ
し、インバータ２４の出力はより迅速に低下し、フィー
ドバックが増加する。ＰチャネルＭＯＳトランジスタ３
６がターンオフするとＰチャネルＭＯＳトランジスタ４
０，４２，４４及び４６はインバータ３２をプルダウン
し、ＰチャネルＭＯＳプルアップトランジスタ１０のＶ
Gが４＊ＶD（ダイオードターンオン電圧）よりも大きく
なるように確保する。
【００３９】図２のプルアップはＰチャネルＭＯＳプル
アップトランジスタ１０を通る電流をその最大値に増加
させるために時間がかかるので、図２の回路に対する図
６の回路の利点は図２のプルアップを通る電圧の変化Δ
Ｖとして図７に示される。Δｔ＝Ｃload∫ＩPU -1ｄＶ
（区間ＶDD→ＶDD−ΔＶ）であるならば、ＩPU（図２）
はΔＶ領域でＰチャネルＭＯＳトランジスタ１０を流れ
る電流よりも小さいので、図２の回路のΔｔの値は本発
明の回路のΔｔの値よりも著しく大きい。従って、ビッ
トライン１２は図２の回路のビットラインよりも迅速に
プルアップされ、実際に図１の回路と同等の速度でプル
アップされる。要約すると、本発明のプルアップ回路は
飽和状態に維持されているので、図２の回路のカットオ
フから飽和までの低速遷移は回避され、そのためにこの
ような結果が得られる。
アップトランジスタ１０を通る電流をその最大値に増加
させるために時間がかかるので、図２の回路に対する図
６の回路の利点は図２のプルアップを通る電圧の変化Δ
Ｖとして図７に示される。Δｔ＝Ｃload∫ＩPU -1ｄＶ
（区間ＶDD→ＶDD−ΔＶ）であるならば、ＩPU（図２）
はΔＶ領域でＰチャネルＭＯＳトランジスタ１０を流れ
る電流よりも小さいので、図２の回路のΔｔの値は本発
明の回路のΔｔの値よりも著しく大きい。従って、ビッ
トライン１２は図２の回路のビットラインよりも迅速に
プルアップされ、実際に図１の回路と同等の速度でプル
アップされる。要約すると、本発明のプルアップ回路は
飽和状態に維持されているので、図２の回路のカットオ
フから飽和までの低速遷移は回避され、そのためにこの
ような結果が得られる。
【００４０】ＰチャネルＭＯＳプルアップトランジスタ
１０単独のＶGが飽和状態のソース−ドレイン電流を決
定するので、ＰチャネルＭＯＳトランジスタ３６、Ｐチ
ャネルＭＯＳトランジスタ４０，４２，４４及び４６、
ＮチャネルＭＯＳトランジスタ３４並びにインバータ３
２のデバイス寸法を調節することにより、ＰチャネルＭ
ＯＳプルアップトランジスタ１０の飽和ソース−ドレイ
ン電流が設定される。ＰチャネルディバイダはＰチャネ
ルトランジスタしか使用せず、共有され得るＶGG発生器
と異なり、各プルアップ回路が個々にディバイダを有す
るので、本発明のプルアップ回路はプロセス変更に対し
て低感受性である。プロセスがウェーハの１領域に作用
する場合、局所デバイスの全部が作用を受けると予想さ
れる。中央ＶGG発生器の出力電圧はウェーハの被作用部
分に不適正であるが、これとは対照的に本発明では全電
圧が多少トラックする。
１０単独のＶGが飽和状態のソース−ドレイン電流を決
定するので、ＰチャネルＭＯＳトランジスタ３６、Ｐチ
ャネルＭＯＳトランジスタ４０，４２，４４及び４６、
ＮチャネルＭＯＳトランジスタ３４並びにインバータ３
２のデバイス寸法を調節することにより、ＰチャネルＭ
ＯＳプルアップトランジスタ１０の飽和ソース−ドレイ
ン電流が設定される。ＰチャネルディバイダはＰチャネ
ルトランジスタしか使用せず、共有され得るＶGG発生器
と異なり、各プルアップ回路が個々にディバイダを有す
るので、本発明のプルアップ回路はプロセス変更に対し
て低感受性である。プロセスがウェーハの１領域に作用
する場合、局所デバイスの全部が作用を受けると予想さ
れる。中央ＶGG発生器の出力電圧はウェーハの被作用部
分に不適正であるが、これとは対照的に本発明では全電
圧が多少トラックする。
【００４１】本発明のプルアップ回路は従来技術の回路
にまさるいくつかの利点を有する。本発明の回路は図２
の回路よりもよりも迅速な立ち上がり時間を有する。そ
の立ち上がり時間は図１の回路と同等であるが、図１の
回路よりも小型のＰチャネルＭＯＳプルアップトランジ
スタを使用している。
にまさるいくつかの利点を有する。本発明の回路は図２
の回路よりもよりも迅速な立ち上がり時間を有する。そ
の立ち上がり時間は図１の回路と同等であるが、図１の
回路よりも小型のＰチャネルＭＯＳプルアップトランジ
スタを使用している。
【００４２】本発明の回路は低い静電電流を有してお
り、速度を上げるために大電流を使用することが必要な
図１の回路よりも使用電力が少ない。重要な点として、
ＰチャネルＭＯＳトランジスタプルアップ１０を通る最
大電流∝（ＶGG−ＶTP）2であるので、ＰチャネルＭＯ
Ｓプルアップトランジスタ１０のＶGG＝ＶG≒ＶDD−Ｖ
TPである。
り、速度を上げるために大電流を使用することが必要な
図１の回路よりも使用電力が少ない。重要な点として、
ＰチャネルＭＯＳトランジスタプルアップ１０を通る最
大電流∝（ＶGG−ＶTP）2であるので、ＰチャネルＭＯ
Ｓプルアップトランジスタ１０のＶGG＝ＶG≒ＶDD−Ｖ
TPである。
【００４３】本発明の回路は図１及び図２の回路よりも
プロセス変更に対して低感受性である。更に、Ｐチャネ
ルＭＯＳトランジスタ３６，４０，４２，４４及び４６
並びにＮチャネルＭＯＳトランジスタ３４はＰチャネル
ＭＯＳプルアップトランジスタ１０及びＮチャネルプル
ダウントランジスタ１４ａ〜１４ｎに比較して小型であ
り、従って、図１の回路よりもレイアウト面積が狭く、
図２の回路と同等の寸法を有する。
プロセス変更に対して低感受性である。更に、Ｐチャネ
ルＭＯＳトランジスタ３６，４０，４２，４４及び４６
並びにＮチャネルＭＯＳトランジスタ３４はＰチャネル
ＭＯＳプルアップトランジスタ１０及びＮチャネルプル
ダウントランジスタ１４ａ〜１４ｎに比較して小型であ
り、従って、図１の回路よりもレイアウト面積が狭く、
図２の回路と同等の寸法を有する。
【００４４】以上、本発明の態様及び適用を説明した
が、本明細書に記載した発明の概念から離れることなく
上述した以外の多くの変形が可能であることは当業者に
理解されよう。従って、本発明は特許請求の範囲に該当
する限り制約されない。
が、本明細書に記載した発明の概念から離れることなく
上述した以外の多くの変形が可能であることは当業者に
理解されよう。従って、本発明は特許請求の範囲に該当
する限り制約されない。
【図１】図１は公知従来技術の第１の標準型プルアップ
の概略図である。
の概略図である。
【図２】図２は公知従来技術の第２の標準型プルアップ
の概略図である。
の概略図である。
【図３】図３は抵抗型プルアップ及びエンハンスメント
Ｎチャネルトランジスタプルアップに比較した図１のプ
ルアップのＩ−Ｖ曲線を示す比較グラフである。
Ｎチャネルトランジスタプルアップに比較した図１のプ
ルアップのＩ−Ｖ曲線を示す比較グラフである。
【図４】図４は図１のプルアップ回路にＶGGを発生する
ための典型的回路を示す概略図である。
ための典型的回路を示す概略図である。
【図５】図５は図２のプルアップデバイスのＩ−Ｖ曲線
を示すグラフである。
を示すグラフである。
【図６】図６は本発明のプルアップ回路の好適態様を示
す概略図である。
す概略図である。
【図７】図７は図６のプルアップ回路のＩ−Ｖ曲線を示
すグラフである。
すグラフである。
１０ ＰチャネルＭＯＳプルアップトランジスタ １２ ビットライン １４ａ，．．．１４ｎ Ｎチャネルプルダウントランジ
スタ ３０ プルアップ回路 ３２ インバータ ３４ ＮチャネルＭＯＳトランジスタ ３６，３８，４０，４２，４４，４６ ＰチャネルＭＯ
Ｓトランジスタ
スタ ３０ プルアップ回路 ３２ インバータ ３４ ＮチャネルＭＯＳトランジスタ ３６，３８，４０，４２，４４，４６ ＰチャネルＭＯ
Ｓトランジスタ
Claims (1)
- 【請求項１】 ビットラインに接続された少なくとも１
つのＮチャネルプルダウントランジスタと共に使用する
プルアップ回路であって、電圧線に接続されたソース、
前記ビットラインに接続されたドレイン及びゲートを有
するＰチャネルＭＯＳプルアップトランジスタと、前記
電圧線に接続されたゲート、ＰチャネルＭＯＳプルアッ
プトランジスタのゲートに接続されたソース及びドレイ
ンを有するＮチャネルＭＯＳトランジスタと、前記ビッ
トラインと前記ＮチャネルＭＯＳトランジスタの前記ド
レインとの間に接続されたインバータと、前記電圧線と
前記ＰチャネルＭＯＳプルアップトランジスタの前記ゲ
ートとの間に接続された第１のＰチャネルＭＯＳトラン
ジスタと、アースに接続されたゲート、前記ビットライ
ンに接続されたドレイン及び前記第１のＰチャネルＭＯ
Ｓトランジスタの前記ゲートに接続されたソースを有す
る第２のＰチャネルＭＯＳトランジスタと、前記第１の
ＰチャネルＭＯＳトランジスタの前記ドレインとアース
との間に直列に接続されており、アースに接続されたゲ
ートを有する４つのＰチャネルＭＯＳディバイダトラン
ジスタとを備えており、前記ＰチャネルＭＯＳプルアッ
プトランジスタ及び前記少なくとも１つのＮチャネルＭ
ＯＳプルダウントランジスタが大型であり、前記第１及
び第２のＰチャネルＭＯＳトランジスタ、前記第１のＮ
チャネルＭＯＳトランジスタ及び前記ＰチャネルＭＯＳ
ディバイダトランジスタがほぼ最小寸法であり、前記イ
ンバータが最小寸法よりも大型の直列接続されたＰチャ
ネル及びＮチャネルデバイスを含むことを特徴とするプ
ルアップ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US901603 | 1992-06-19 | ||
| US07/901,603 US5264741A (en) | 1992-06-19 | 1992-06-19 | Low current, fast, CMOS static pullup circuit for static random-access memories |
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| Publication Number | Publication Date |
|---|---|
| JPH0696590A true JPH0696590A (ja) | 1994-04-08 |
| JP3356493B2 JP3356493B2 (ja) | 2002-12-16 |
Family
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Family Applications (1)
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0575186A3 (ja) |
| JP (1) | JP3356493B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531590B1 (en) * | 1998-04-24 | 2003-03-11 | Isis Pharmaceuticals, Inc. | Processes for the synthesis of oligonucleotide compounds |
| US6610837B1 (en) * | 1999-03-16 | 2003-08-26 | Isis Pharmaceuticals, Inc. | Phosphate and thiophosphate protecting groups |
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| US4750155A (en) * | 1985-09-19 | 1988-06-07 | Xilinx, Incorporated | 5-Transistor memory cell which can be reliably read and written |
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| JPS6437797A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Eprom device |
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| US5041746A (en) * | 1989-12-20 | 1991-08-20 | Texas Instruments Incorporated | Sense amplifier providing a rapid output transition |
| US5191555A (en) * | 1990-07-31 | 1993-03-02 | Texas Instruments, Incorporated | Cmos single input buffer for multiplexed inputs |
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-
1992
- 1992-06-19 US US07/901,603 patent/US5264741A/en not_active Expired - Fee Related
-
1993
- 1993-06-17 EP EP19930304756 patent/EP0575186A3/en not_active Withdrawn
- 1993-06-18 JP JP17238293A patent/JP3356493B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0575186A2 (en) | 1993-12-22 |
| US5264741A (en) | 1993-11-23 |
| JP3356493B2 (ja) | 2002-12-16 |
| EP0575186A3 (en) | 1994-06-22 |
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