JPH0696592A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH0696592A JPH0696592A JP24367792A JP24367792A JPH0696592A JP H0696592 A JPH0696592 A JP H0696592A JP 24367792 A JP24367792 A JP 24367792A JP 24367792 A JP24367792 A JP 24367792A JP H0696592 A JPH0696592 A JP H0696592A
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- Japan
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- write voltage
- batch
- memory cells
- memory cell
- drain
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Abstract
(57)【要約】
【目的】 フラッシュＥ2 ＰＲＯＭにおいて、消去動作
に要する全時間中の書き込み時間を短縮し、消去の高速
化を可能にする。 【構成】 フローティングゲート、コントロールゲー
ト、ソース及びドレインを有する不揮発性のメモリセル
の複数がアレイ状に配置されてメモリセルアレイを構成
しており、選択した前記メモリセルに対する通常書き込
み及び読み出しと、複数の前記メモリセルに対する一括
消去を可能とした不揮発性半導体メモリ装置において、
前記一括消去に先立って、複数の前記メモリセルのコン
トロールゲートに高電圧を印加して、前記各メモリセル
において、前記ソースと前記ドレイン間のチャネル領域
からフローティングゲートに流れるトンネル電流によ
り、一括書き込みを行わせる、一括書込電圧出力手段を
有するものとして構成される。
に要する全時間中の書き込み時間を短縮し、消去の高速
化を可能にする。 【構成】 フローティングゲート、コントロールゲー
ト、ソース及びドレインを有する不揮発性のメモリセル
の複数がアレイ状に配置されてメモリセルアレイを構成
しており、選択した前記メモリセルに対する通常書き込
み及び読み出しと、複数の前記メモリセルに対する一括
消去を可能とした不揮発性半導体メモリ装置において、
前記一括消去に先立って、複数の前記メモリセルのコン
トロールゲートに高電圧を印加して、前記各メモリセル
において、前記ソースと前記ドレイン間のチャネル領域
からフローティングゲートに流れるトンネル電流によ
り、一括書き込みを行わせる、一括書込電圧出力手段を
有するものとして構成される。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置に関する。
装置に関する。
【０００２】
【従来の技術】図１０及び図１１に、フラッシュＥ2 Ｐ
ＲＯＭに用いられているメモリセルの平面パターンと断
面を示す。通常、フラッシュＥ2 ＰＲＯＭのメモリセル
への書き込みは、ホットエレクトロン注入により、浮遊
ゲートＦＧに電子を注入させて行い、消去は、ソースＳ
に高電圧を与えてＦ‐Ｎトンネル電流により、浮遊ゲー
トＦＧから電子を引き抜くことにより行っている。
ＲＯＭに用いられているメモリセルの平面パターンと断
面を示す。通常、フラッシュＥ2 ＰＲＯＭのメモリセル
への書き込みは、ホットエレクトロン注入により、浮遊
ゲートＦＧに電子を注入させて行い、消去は、ソースＳ
に高電圧を与えてＦ‐Ｎトンネル電流により、浮遊ゲー
トＦＧから電子を引き抜くことにより行っている。
【０００３】以上の通常の書き込みのメカニズムを、図
１２を参照しながら詳しく説明する。
１２を参照しながら詳しく説明する。
【０００４】フローティングゲートＦＧの電位は、フロ
ーティングゲートＦＧとコントロールゲートＣＧのカッ
プリング比をＣFC＝０．５とし、消去時のＶFG電位をＶ
FG(I) ＝約１．５ｖとすると、 ＶFG＝ＶCG・ＣFC＋ＶFG(I) ＝１２×０．５＋１．５ ＝７．５ｖ となる。また、５極管動作により、ピンチオフ点ＰＰが
でき、ドレインＤの近傍に高電界が発生する。その領域
にホットエレクトロンが発生し、フローティングゲート
ＦＧに電子が注入される。特にブレークダウン領域で書
き込みを行うとドレイン電流は大きい。
ーティングゲートＦＧとコントロールゲートＣＧのカッ
プリング比をＣFC＝０．５とし、消去時のＶFG電位をＶ
FG(I) ＝約１．５ｖとすると、 ＶFG＝ＶCG・ＣFC＋ＶFG(I) ＝１２×０．５＋１．５ ＝７．５ｖ となる。また、５極管動作により、ピンチオフ点ＰＰが
でき、ドレインＤの近傍に高電界が発生する。その領域
にホットエレクトロンが発生し、フローティングゲート
ＦＧに電子が注入される。特にブレークダウン領域で書
き込みを行うとドレイン電流は大きい。
【０００５】上記通常書き込み時のドレイン電流は図３
のＩd1として示される。なお、図３において、１はブレ
ークダウン領域を示し、２はセル特性を示し、３は書き
込み負荷トランジスタの特性を示す。
のＩd1として示される。なお、図３において、１はブレ
ークダウン領域を示し、２はセル特性を示し、３は書き
込み負荷トランジスタの特性を示す。
【０００６】上記の様な構造のメモリセルで、メモリ装
置を構成すると、消去時に過度に電子が引き抜かれ、メ
モリセルのしきい値Ｖthが負になってしまうことがあ
る。しきい値が負となったセルと同一のデータ線に接続
された他の書き込み済のセルのデータを読み出した場合
に、過消去のセルも事実上選択状態となり、誤動作を起
す。このため、メモリセルを過消去状態にすることは避
けねばならない。
置を構成すると、消去時に過度に電子が引き抜かれ、メ
モリセルのしきい値Ｖthが負になってしまうことがあ
る。しきい値が負となったセルと同一のデータ線に接続
された他の書き込み済のセルのデータを読み出した場合
に、過消去のセルも事実上選択状態となり、誤動作を起
す。このため、メモリセルを過消去状態にすることは避
けねばならない。
【０００７】これを防ぐため、従来は、消去を次のよう
にして行っていた。即ち、消去時にすでに消去している
セルを過度に消去しないようにするために、先ず全ビッ
ト（全メモリセル）に書き込みを行い、その後に全ビッ
トを消去して、全てのメモリセルの消去レベルが均一に
なる様にしている。
にして行っていた。即ち、消去時にすでに消去している
セルを過度に消去しないようにするために、先ず全ビッ
ト（全メモリセル）に書き込みを行い、その後に全ビッ
トを消去して、全てのメモリセルの消去レベルが均一に
なる様にしている。
【０００８】
【発明が解決しようとする課題】例えば１Ｍビットの製
品（１２８ｋ×８ビット構成）に消去時にあらかじめ全
ビットに書き込みを行う場合を考える。１バイトの書き
込み時間が１００μｓ程度かかるとすると、全ビット書
き込むのに約１４秒かかる。その後の全ビット消去が約
１秒で行われる。このため、消去動作の大部分が書き込
みの時間となり、高速で一括全ビット消去できる利点が
なくなる。このようなアルゴリズムを用いると、集積度
が上った場合に、ますます、全消去時間に占める書き込
み時間の割合が増え、一括消去のメリットがなくなる。
品（１２８ｋ×８ビット構成）に消去時にあらかじめ全
ビットに書き込みを行う場合を考える。１バイトの書き
込み時間が１００μｓ程度かかるとすると、全ビット書
き込むのに約１４秒かかる。その後の全ビット消去が約
１秒で行われる。このため、消去動作の大部分が書き込
みの時間となり、高速で一括全ビット消去できる利点が
なくなる。このようなアルゴリズムを用いると、集積度
が上った場合に、ますます、全消去時間に占める書き込
み時間の割合が増え、一括消去のメリットがなくなる。
【０００９】しかし、現状の書き込みメカニズムでは、
全ビット一括書き込みは行えない。その理由は、一括書
き込みを行うと、過大の書き込み電流が流れ、配線の溶
断等の破壊につながるためである。
全ビット一括書き込みは行えない。その理由は、一括書
き込みを行うと、過大の書き込み電流が流れ、配線の溶
断等の破壊につながるためである。
【００１０】本発明は、上記に鑑みてなされたもので、
その目的は、フラッシュＥ2 ＰＲＯＭにおいて、消去動
作に要する全時間中の書き込み時間を短縮し、消去の高
速化を可能にすることにある。
その目的は、フラッシュＥ2 ＰＲＯＭにおいて、消去動
作に要する全時間中の書き込み時間を短縮し、消去の高
速化を可能にすることにある。
【００１１】
【課題を解決するための手段】本発明の第１の不揮発性
半導体メモリ装置は、フローティングゲート、コントロ
ールゲート、ソース及びドレインを有する不揮発性のメ
モリセルの複数がアレイ状に配置されてメモリセルアレ
イを構成しており、選択した前記メモリセルに対する通
常書き込み及び読み出しと、複数の前記メモリセルに対
する一括消去を可能とした不揮発性半導体メモリ装置に
おいて、前記一括消去に先立って、複数の前記メモリセ
ルのコントロールゲートに高電圧を印加して、前記各メ
モリセルにおいて、前記ソースと前記ドレイン間のチャ
ネル領域からフローティングゲートに流れるトンネル電
流により、一括書き込みを行わせる、一括書込電圧出力
手段を有するものとして構成される。
半導体メモリ装置は、フローティングゲート、コントロ
ールゲート、ソース及びドレインを有する不揮発性のメ
モリセルの複数がアレイ状に配置されてメモリセルアレ
イを構成しており、選択した前記メモリセルに対する通
常書き込み及び読み出しと、複数の前記メモリセルに対
する一括消去を可能とした不揮発性半導体メモリ装置に
おいて、前記一括消去に先立って、複数の前記メモリセ
ルのコントロールゲートに高電圧を印加して、前記各メ
モリセルにおいて、前記ソースと前記ドレイン間のチャ
ネル領域からフローティングゲートに流れるトンネル電
流により、一括書き込みを行わせる、一括書込電圧出力
手段を有するものとして構成される。
【００１２】本発明の第２の不揮発性半導体メモリ装置
は、複数のメモリセルブロックを有し、前記各ブロック
は、フローティングゲート、コントロールゲート、ソー
ス及びドレインを有する不揮発性のメモリセルの複数が
アレイ状に配置されたものであり、前記各ブロック毎に
おいて、選択した前記メモリセルに対する通常書き込み
及び読み出し並びに複数の前記メモリセルに対する一括
消去を可能とした不揮発性半導体メモリ装置において、
前記各ブロック毎の前記一括消去に先立って、前記複数
のブロックのうちの選択した任意のブロック中の複数の
前記メモリセルのコントロールゲートに高電圧を印加し
て、前記任意のブロック中の前記各メモリセルにおい
て、前記ソースと前記ドレイン間のチャネル領域からフ
ローティングゲートに流れるトンネル電流により、一括
書き込みを行わせる、一括書込電圧出力手段を有するも
のとして構成される。
は、複数のメモリセルブロックを有し、前記各ブロック
は、フローティングゲート、コントロールゲート、ソー
ス及びドレインを有する不揮発性のメモリセルの複数が
アレイ状に配置されたものであり、前記各ブロック毎に
おいて、選択した前記メモリセルに対する通常書き込み
及び読み出し並びに複数の前記メモリセルに対する一括
消去を可能とした不揮発性半導体メモリ装置において、
前記各ブロック毎の前記一括消去に先立って、前記複数
のブロックのうちの選択した任意のブロック中の複数の
前記メモリセルのコントロールゲートに高電圧を印加し
て、前記任意のブロック中の前記各メモリセルにおい
て、前記ソースと前記ドレイン間のチャネル領域からフ
ローティングゲートに流れるトンネル電流により、一括
書き込みを行わせる、一括書込電圧出力手段を有するも
のとして構成される。
【００１３】本発明の第３の不揮発性半導体メモリ装置
は、前記第１又は第２の不揮発性半導体メモリ装置にお
いて、前記通常書き込み時に、前記メモリセルのコント
ロールゲートに通常書き込み電圧を加える、通常書込電
圧出力手段を、前記一括書込電圧出力手段とは別体に設
けたものとして構成される。
は、前記第１又は第２の不揮発性半導体メモリ装置にお
いて、前記通常書き込み時に、前記メモリセルのコント
ロールゲートに通常書き込み電圧を加える、通常書込電
圧出力手段を、前記一括書込電圧出力手段とは別体に設
けたものとして構成される。
【００１４】本発明の第４の不揮発性半導体メモリ装置
は、前記第１又は第２の不揮発性半導体メモリ装置にお
いて、前記通常書き込み時に、前記メモリセルのコント
ロールゲートに通常書き込み電圧を加える通常書込電圧
出力手段を、前記一括書込電圧出力手段と一体に設け
て、前記通常書込電圧と前記一括書込電圧とを切り換え
出力する複合書込電圧出力手段としたものとして構成さ
れる。
は、前記第１又は第２の不揮発性半導体メモリ装置にお
いて、前記通常書き込み時に、前記メモリセルのコント
ロールゲートに通常書き込み電圧を加える通常書込電圧
出力手段を、前記一括書込電圧出力手段と一体に設け
て、前記通常書込電圧と前記一括書込電圧とを切り換え
出力する複合書込電圧出力手段としたものとして構成さ
れる。
【００１５】本発明の第５の不揮発性半導体メモリ装置
は、前記第３又は第４の不揮発性半導体メモリ装置にお
いて、前記通常書込電圧出力手段は、前記メモリセルの
ドレイン近傍に発生したホットエレクトロンがフローテ
ィングゲートに注入される電圧値の前記通常書込電圧を
出力するものとして構成される。
は、前記第３又は第４の不揮発性半導体メモリ装置にお
いて、前記通常書込電圧出力手段は、前記メモリセルの
ドレイン近傍に発生したホットエレクトロンがフローテ
ィングゲートに注入される電圧値の前記通常書込電圧を
出力するものとして構成される。
【００１６】
【作用】一括消去に先立って行われる一括書き込みにお
いては、一括書込電圧出力手段からの一括書き込み電圧
が、各メモリセルのコントロールゲートに加えられる。
これにより、各メモリセルにおいては、チャネル領域か
らフローティングゲートにトンネル電流が流れて書き込
みが行われる。トンネル電流の電流値は小さいことか
ら、複数のメモリセルについて一括して書き込んでも、
その書き込みに要する全電流値は小さなものに抑えられ
る。
いては、一括書込電圧出力手段からの一括書き込み電圧
が、各メモリセルのコントロールゲートに加えられる。
これにより、各メモリセルにおいては、チャネル領域か
らフローティングゲートにトンネル電流が流れて書き込
みが行われる。トンネル電流の電流値は小さいことか
ら、複数のメモリセルについて一括して書き込んでも、
その書き込みに要する全電流値は小さなものに抑えられ
る。
【００１７】
【実施例】本発明の第１の実施例を図１に示した。図１
においては、書き込み／読み出し切り換え回路ＷＲと、
第１一括書き込み回路ＷＨ１と、第２一括書き込み回路
ＷＨ２が設けられている。さらに、ワード線ＷＬi のロ
ウデコーダＲＤ寄りと反対側とに、トランスファゲート
ＷＴ１１〜ＷＴ１ｍ，ＷＴ２１〜ＷＴ２ｍが設けられて
いる。ロウデコーダＲＤにはＳＷ昇圧回路ＢＳが接続さ
れている。読み出しに当っては、ロウデコーダＲＤ、カ
ラムゲートＣＧで１つのメモリセルＣを選択する。選択
したセルＣの電流値に基づいて、センスアンプＳＡでデ
ータが“０”，“１”のいずれかを判定する。読み出し
たデータは、Ｉ／Ｏバッファ（出力せず）を通して出力
される。
においては、書き込み／読み出し切り換え回路ＷＲと、
第１一括書き込み回路ＷＨ１と、第２一括書き込み回路
ＷＨ２が設けられている。さらに、ワード線ＷＬi のロ
ウデコーダＲＤ寄りと反対側とに、トランスファゲート
ＷＴ１１〜ＷＴ１ｍ，ＷＴ２１〜ＷＴ２ｍが設けられて
いる。ロウデコーダＲＤにはＳＷ昇圧回路ＢＳが接続さ
れている。読み出しに当っては、ロウデコーダＲＤ、カ
ラムゲートＣＧで１つのメモリセルＣを選択する。選択
したセルＣの電流値に基づいて、センスアンプＳＡでデ
ータが“０”，“１”のいずれかを判定する。読み出し
たデータは、Ｉ／Ｏバッファ（出力せず）を通して出力
される。
【００１８】次に、書き込みモードについて説明する。
ここでは、例えば、８ビット構成の場合の１バイト単位
の通常の書き込みについて説明する。
ここでは、例えば、８ビット構成の場合の１バイト単位
の通常の書き込みについて説明する。
【００１９】ロウデコーダＬＤとカラムゲートＣＧとに
より選択されたセルＣには、ドレイン電圧ＶD ＝６ｖ、
ソース電圧ＶS ＝０ｖ、コントロールゲート電圧ＶCG＝
１２ｖが印加される。ドレイン近傍の高電界により、ホ
ットエレクトロンが発生する。このエレクトロンがフロ
ーティングゲートに注入され、書き込みが行われる。こ
のとき、アバランシェ効果により約数ｍＡのドレイン電
流が流れる。
より選択されたセルＣには、ドレイン電圧ＶD ＝６ｖ、
ソース電圧ＶS ＝０ｖ、コントロールゲート電圧ＶCG＝
１２ｖが印加される。ドレイン近傍の高電界により、ホ
ットエレクトロンが発生する。このエレクトロンがフロ
ーティングゲートに注入され、書き込みが行われる。こ
のとき、アバランシェ効果により約数ｍＡのドレイン電
流が流れる。
【００２０】次に、消去モードについて説明する。ソー
ス電圧ＶS ＝１２ｖ、ドレイン電圧ＶD ＝コントロール
ゲート電圧ＶCG＝０ｖとする。これにより、フローティ
ングゲートとソース間のゲート酸化膜（約１００オング
ストローム）に電界がかかり、Ｆ‐Ｎトンネル電流によ
り、フローティングゲート中の蓄積電子が抜き取られ
る。
ス電圧ＶS ＝１２ｖ、ドレイン電圧ＶD ＝コントロール
ゲート電圧ＶCG＝０ｖとする。これにより、フローティ
ングゲートとソース間のゲート酸化膜（約１００オング
ストローム）に電界がかかり、Ｆ‐Ｎトンネル電流によ
り、フローティングゲート中の蓄積電子が抜き取られ
る。
【００２１】この消去の際に、事前に全ビットのセルを
書き込み済の状態にする必要がある。この書き込みは、
通常のモードとは異なる方法で行う。その理由は、通常
のモードで多ビットに同時に書き込みを行うと、過大電
流が流れ、配線等が破壊する恐れがあるからである。こ
の書き込みは、通常のモードのバイト単位の書き込みと
異なり、全ビット一括書き込みを行う。即ち、コントロ
ールゲート電圧ＶCG＝１８ｖ、ドレイン電圧ＶD ＝２
ｖ、ソース電圧ＶS ＝０ｖとする。これにより、ソース
近傍からのトンネル電流により、フローティングゲート
に電子を注入する。これにより、ドレイン電流は通常の
書き込みと比較し大変少なくなる。これにより、過電流
によるＡｌ配線切れ等の破壊はなくなる。よって、全ビ
ットを同時に一括書き込みすることが可能となる。
書き込み済の状態にする必要がある。この書き込みは、
通常のモードとは異なる方法で行う。その理由は、通常
のモードで多ビットに同時に書き込みを行うと、過大電
流が流れ、配線等が破壊する恐れがあるからである。こ
の書き込みは、通常のモードのバイト単位の書き込みと
異なり、全ビット一括書き込みを行う。即ち、コントロ
ールゲート電圧ＶCG＝１８ｖ、ドレイン電圧ＶD ＝２
ｖ、ソース電圧ＶS ＝０ｖとする。これにより、ソース
近傍からのトンネル電流により、フローティングゲート
に電子を注入する。これにより、ドレイン電流は通常の
書き込みと比較し大変少なくなる。これにより、過電流
によるＡｌ配線切れ等の破壊はなくなる。よって、全ビ
ットを同時に一括書き込みすることが可能となる。
【００２２】以上の本発明の実施例での一括書き込みの
メカニズムについて、図２を参照して説明する。
メカニズムについて、図２を参照して説明する。
【００２３】フローティングゲートＦＧの電圧は、図１
１の場合と同様に、カップリング比ＣFC＝０．５とすれ
ば、 ＶFG＝１８×０．５＋１．５＝１０．５ｖ となる。また、３極管動作によってチャネルｃｈが形成
されている。ソースＳの近傍では、チャネルｃｈからフ
ローティングゲートＦＧに向って、約１０ＭＶ／cmの電
界（ゲート酸化膜を約１００オングストロームとしたと
き）が発生している。チャネルｃｈからトンネル電流に
よってフローティングゲートＦＧに電子が注入される。
ドレイン電圧２ｖとした３極管領域の動作であり、図３
からわかるように、ドレイン電流Ｉd2は小さい。
１の場合と同様に、カップリング比ＣFC＝０．５とすれ
ば、 ＶFG＝１８×０．５＋１．５＝１０．５ｖ となる。また、３極管動作によってチャネルｃｈが形成
されている。ソースＳの近傍では、チャネルｃｈからフ
ローティングゲートＦＧに向って、約１０ＭＶ／cmの電
界（ゲート酸化膜を約１００オングストロームとしたと
き）が発生している。チャネルｃｈからトンネル電流に
よってフローティングゲートＦＧに電子が注入される。
ドレイン電圧２ｖとした３極管領域の動作であり、図３
からわかるように、ドレイン電流Ｉd2は小さい。
【００２４】上記した消去動作のアルゴリズムの一例を
図４のフローチャートを参照しつつ説明する。
図４のフローチャートを参照しつつ説明する。
【００２５】図４中、ブロックＡは消去特性を均一にす
るために一度全ビットに書き込む動作を行うための部分
であり、ブロックＢは消去及びベリファイの動作を行う
ための部分である。即ち、先ずバイト単位での書き込み
を行う（Ｓ１）。次いで、書き込みベリファイを行う
（Ｓ２）。もし、プログラムＮＧの場合には、ステップ
Ｓ１に戻る。この追加プログラムは最大２５回まで実施
される。ステップＳ２において書き込みベリファイＯＫ
の場合はステップＳ３に移る。全番地がプログラムでき
ていない場合はステップＳ１に戻り、プログラムできて
いる場合にはステップＳ４に移る。ステップ４では、消
去パルス１０msecで、全ビットを一括消去する。ステッ
プＳ５において、消去ベリファイＮＧの場合はステップ
Ｓ４に戻る。もし、消去されないセルがある場合は追加
消去を行う。最大３０００回まで追加消去を行う。ステ
ップＳ５において消去ベリファイＯＫの場合は、消去動
作を終了する。
るために一度全ビットに書き込む動作を行うための部分
であり、ブロックＢは消去及びベリファイの動作を行う
ための部分である。即ち、先ずバイト単位での書き込み
を行う（Ｓ１）。次いで、書き込みベリファイを行う
（Ｓ２）。もし、プログラムＮＧの場合には、ステップ
Ｓ１に戻る。この追加プログラムは最大２５回まで実施
される。ステップＳ２において書き込みベリファイＯＫ
の場合はステップＳ３に移る。全番地がプログラムでき
ていない場合はステップＳ１に戻り、プログラムできて
いる場合にはステップＳ４に移る。ステップ４では、消
去パルス１０msecで、全ビットを一括消去する。ステッ
プＳ５において、消去ベリファイＮＧの場合はステップ
Ｓ４に戻る。もし、消去されないセルがある場合は追加
消去を行う。最大３０００回まで追加消去を行う。ステ
ップＳ５において消去ベリファイＯＫの場合は、消去動
作を終了する。
【００２６】図５は図１の一具体例を示す。
【００２７】書き込み／読み出し切り換え回路ＷＲは、
トランスファゲートＷＴ１１〜ＷＴ１ｍのゲートに接続
されたラインＷＲＬに、通常のバイト単位の書き込み時
にＶPP（＝１２ｖ）を与え、通常の書き込み以外の時
（リード時／消去時／一括書き込みモード時）はＶ
CC（＝５ｖ）を与える回路である。
トランスファゲートＷＴ１１〜ＷＴ１ｍのゲートに接続
されたラインＷＲＬに、通常のバイト単位の書き込み時
にＶPP（＝１２ｖ）を与え、通常の書き込み以外の時
（リード時／消去時／一括書き込みモード時）はＶ
CC（＝５ｖ）を与える回路である。
【００２８】通常書き込み時は、＜Ｐrog ＞＝１５ｖ，
ＮＰrog ＝０ｖとなり、ＶPP電位がトランジスタ１０
１，１０２を介してラインＷＲＬに印加される。通常書
き込み時以外は＜Ｐrog ＞＝０ｖ，ＮＰrog ＝５ｖとな
り、トランジスタ１０３を介してラインＷＲＬにＶCCが
印加される。
ＮＰrog ＝０ｖとなり、ＶPP電位がトランジスタ１０
１，１０２を介してラインＷＲＬに印加される。通常書
き込み時以外は＜Ｐrog ＞＝０ｖ，ＮＰrog ＝５ｖとな
り、トランジスタ１０３を介してラインＷＲＬにＶCCが
印加される。
【００２９】第１、第２一括書き込み回路ＷＨ１，ＷＨ
２は、全ビット一括書き込み時にのみ動作して、高電圧
（約１８Ｖ）を全ワード線に印加するための回路であ
る。第２一括書き込回路は、一括書き込み時のワード線
電位をつくる回路であり、ＷＨＬ２＝約１８ｖを発生す
る。ＷＨ２（＝約１８ｖ）は、ＷＨＬ１によってオン／
オフさせられるトランスファゲートＷＴ２１〜ＷＴ２ｍ
を介して全ワード線ＷＬに印加される。ＷＨＬ１は第１
一括書き込み回路でつくられる。第１一括書き込み回路
ＷＨ１は、第２一括書き込み回路ＷＨ２で発生した電位
を、電位降下させずに全ワード線ＷＬに印加できる様
に、トランスファゲートＴＷ１〜ＴＷｍゲートに昇圧電
位（約２３ｖ）を印加する回路である。
２は、全ビット一括書き込み時にのみ動作して、高電圧
（約１８Ｖ）を全ワード線に印加するための回路であ
る。第２一括書き込回路は、一括書き込み時のワード線
電位をつくる回路であり、ＷＨＬ２＝約１８ｖを発生す
る。ＷＨ２（＝約１８ｖ）は、ＷＨＬ１によってオン／
オフさせられるトランスファゲートＷＴ２１〜ＷＴ２ｍ
を介して全ワード線ＷＬに印加される。ＷＨＬ１は第１
一括書き込み回路でつくられる。第１一括書き込み回路
ＷＨ１は、第２一括書き込み回路ＷＨ２で発生した電位
を、電位降下させずに全ワード線ＷＬに印加できる様
に、トランスファゲートＴＷ１〜ＴＷｍゲートに昇圧電
位（約２３ｖ）を印加する回路である。
【００３０】一括書き込み時、ＯＳＣとして発振波形が
与えられ、ＰＢＥ＝“Ｈ”（＝５ｖ）、ＮＰＢＥ＝
“Ｌ”（＝０ｖ）となる。
与えられ、ＰＢＥ＝“Ｈ”（＝５ｖ）、ＮＰＢＥ＝
“Ｌ”（＝０ｖ）となる。
【００３１】第１一括書き込み回路ＷＨ１では、トラン
ジスタ２０１，２０２，２０３によって、〔０ｖ−ＶCC
（５ｖ）〕の振幅の信号を、〔０ｖ−ＶPP（１２ｖ）〕
の振幅の信号に変換する。キャパシタ２０４、トランジ
スタ２０６，２０７によって、ＶPPより昇圧した電位を
発生する。トランジスタ２０５，２１０は、一括書き込
み時にオン／オフし、一括書き込み時以外にオフ／オン
するスイッチとしての働きをする。図中、２０８，２０
９は高電位を緩和するためのトランジスタである。第１
一括書き込み回路ＷＨ１は、２ＶPP−２ＶTHI （＝約２
４−１＝２３ｖ）の電位を発生する。一括書き込み時以
外は、トランジスタ２１０によりグランドＧＮＤに接続
され、０ｖになる。
ジスタ２０１，２０２，２０３によって、〔０ｖ−ＶCC
（５ｖ）〕の振幅の信号を、〔０ｖ−ＶPP（１２ｖ）〕
の振幅の信号に変換する。キャパシタ２０４、トランジ
スタ２０６，２０７によって、ＶPPより昇圧した電位を
発生する。トランジスタ２０５，２１０は、一括書き込
み時にオン／オフし、一括書き込み時以外にオフ／オン
するスイッチとしての働きをする。図中、２０８，２０
９は高電位を緩和するためのトランジスタである。第１
一括書き込み回路ＷＨ１は、２ＶPP−２ＶTHI （＝約２
４−１＝２３ｖ）の電位を発生する。一括書き込み時以
外は、トランジスタ２１０によりグランドＧＮＤに接続
され、０ｖになる。
【００３２】第２一括書き込み回路ＷＨ２のトランジス
タ３０１〜３１０の動作は、第１一括書き込み回路ＷＨ
１と同じである。トランジスタ３１２，３１３，３１４
は、電圧リミッタ回路であり、ＷＨＬ２を、ＶPP＋２Ｖ
THE （＝約１２＋６ｖ＝１８ｖ）に設定している（Ｖ
THE はＥタイプトランジスタのＶTH）。一括書き込み時
以外は、トランジスタ３１０により、トランジスタ３０
５，３１２，３１１のゲートを０ｖ（ＧＮＤレベル）に
する。トランジスタ３１５からＶCCが供給されることに
より、ＷＨＬ２はＶCC（＝５ｖ）になる。
タ３０１〜３１０の動作は、第１一括書き込み回路ＷＨ
１と同じである。トランジスタ３１２，３１３，３１４
は、電圧リミッタ回路であり、ＷＨＬ２を、ＶPP＋２Ｖ
THE （＝約１２＋６ｖ＝１８ｖ）に設定している（Ｖ
THE はＥタイプトランジスタのＶTH）。一括書き込み時
以外は、トランジスタ３１０により、トランジスタ３０
５，３１２，３１１のゲートを０ｖ（ＧＮＤレベル）に
する。トランジスタ３１５からＶCCが供給されることに
より、ＷＨＬ２はＶCC（＝５ｖ）になる。
【００３３】ＲＳ1 〜ＲＳr は、ロウデコーダＬＤのバ
ッファ前段の信号である。アドレスの選択により、選択
ロウは“Ｌ”（＝０ｖ）、非選択ロウは“Ｈ”（＝ＶCC
＝５ｖ）になる。Ｃ11〜Ｃmnはメモリセルであり、ワー
ド線、ビット線に接続されている。
ッファ前段の信号である。アドレスの選択により、選択
ロウは“Ｌ”（＝０ｖ）、非選択ロウは“Ｈ”（＝ＶCC
＝５ｖ）になる。Ｃ11〜Ｃmnはメモリセルであり、ワー
ド線、ビット線に接続されている。
【００３４】リード時は、ＷＲＬ＝５ｖ、ＷＨＬ１＝０
ｖ、ＷＨＬ２＝５ｖである。トランスファゲートＷＴ１
１〜ＷＴ１ｍはオンし、トランスファゲートＷＴ２１〜
ＷＴ２ｍはオフし、ロウデコーダＬＤで選択されたワー
ド線のみがＳＷ（＝５ｖ）になる。
ｖ、ＷＨＬ２＝５ｖである。トランスファゲートＷＴ１
１〜ＷＴ１ｍはオンし、トランスファゲートＷＴ２１〜
ＷＴ２ｍはオフし、ロウデコーダＬＤで選択されたワー
ド線のみがＳＷ（＝５ｖ）になる。
【００３５】通常書き込み時は、ＷＲＬ＝１２ｖ，ＷＨ
Ｌ１＝０ｖ，ＷＨＬ２＝５ｖである。リード時と同様、
トランスファゲートＷＴ１１〜ＷＴ１ｍはオン、トラン
スファゲートＷＴ２１〜ＷＴ２ｍはオフする。但し、ト
ランスファゲートＷＴ１１〜ＷＴ１ｍのゲートはＶPPレ
ベルと高くなっており、選択されたワード線にはＳＷ
（＝１２ｖ）が伝えられる。
Ｌ１＝０ｖ，ＷＨＬ２＝５ｖである。リード時と同様、
トランスファゲートＷＴ１１〜ＷＴ１ｍはオン、トラン
スファゲートＷＴ２１〜ＷＴ２ｍはオフする。但し、ト
ランスファゲートＷＴ１１〜ＷＴ１ｍのゲートはＶPPレ
ベルと高くなっており、選択されたワード線にはＳＷ
（＝１２ｖ）が伝えられる。
【００３６】一括書き込み時は、ＷＲ１＝０ｖ，ＷＨＬ
１＝２３ｖ，ＷＨＬ２＝１８ｖである。トランスファゲ
ートＷＴ１１〜ＷＴ１ｍはオン状態であり、全ワード線
にＷＨＬ２＝１８ｖが印加される。トランスファゲート
ＷＴ１１〜ＷＴ１ｍはＤタイプトランジスタであるが、
ワード線が｜ＶTHD ｜以上になると、カットオフし、ロ
ウデコーダＬＤと切り離される。
１＝２３ｖ，ＷＨＬ２＝１８ｖである。トランスファゲ
ートＷＴ１１〜ＷＴ１ｍはオン状態であり、全ワード線
にＷＨＬ２＝１８ｖが印加される。トランスファゲート
ＷＴ１１〜ＷＴ１ｍはＤタイプトランジスタであるが、
ワード線が｜ＶTHD ｜以上になると、カットオフし、ロ
ウデコーダＬＤと切り離される。
【００３７】消去時は、ＷＲＬ＝５ｖ，ＷＨＬ１＝０
ｖ，ＷＨＬ２＝５ｖである。ＲＳ1 〜ＲＳr は全てＶCC
（＝５ｖ）となり、全ワード線をグランドＧＮＤにす
る。
ｖ，ＷＨＬ２＝５ｖである。ＲＳ1 〜ＲＳr は全てＶCC
（＝５ｖ）となり、全ワード線をグランドＧＮＤにす
る。
【００３８】スタンバイ時も、ＷＲＬ＝５ｖ，ＷＨＬ１
＝０ｖ，ＷＨＬ２＝５ｖである。ＲＳ1 〜ＲＳr はＶCC
（＝５ｖ）となり、全ワード線を非選択状態にする。
＝０ｖ，ＷＨＬ２＝５ｖである。ＲＳ1 〜ＲＳr はＶCC
（＝５ｖ）となり、全ワード線を非選択状態にする。
【００３９】各モードにおいて、ロウデコーダＲＤ
（Ａ）を駆動する信号ＲＳi 、ワード線電位ＳＷ，ＷＲ
Ｌ，ＷＨ１，ＷＨ２，ＰＢＥ，Ｐrog の電位を第１表に
示した。
（Ａ）を駆動する信号ＲＳi 、ワード線電位ＳＷ，ＷＲ
Ｌ，ＷＨ１，ＷＨ２，ＰＢＥ，Ｐrog の電位を第１表に
示した。
【００４０】 第 １ 表 RSi WLi SW WRL WHL1 WHL2 PBE <Prog> 読み出し 選択セル 0 5 5 5 0 5 0 0 非選択セル 5 0 5 5 0 5 0 0 書き込み 選択セル 0 12 12 12 0 5 0 15 （通常） 非選択セル 12 0 12 12 0 5 0 15 一 括 消 去 5 0 5 5 0 5 0 0 一括書き込み 0 18 5 5 23 18 5 0 （単位：ｖ） また、ＳＷ昇圧回路ＢＳ（Ａ）の出力ＳＷ（Ａ）の電位
は、第２表に示される。
は、第２表に示される。
【００４１】 第 ２ 表 通常書き込み 一括書き込み リード 一括消去 ＳＷ（Ｂ） １２ １８ ５ ５ ＳＷ（Ａ） １２ ５ ５ ５ （一括書き込み回路か らワード線昇圧） （単位：ｖ） 図６は本発明の第２の実施例を示す。この実施例は、メ
モリセルアレイＭＣＡを幾つかのブロックＢ１〜Ｂｌに
分割し、それぞれのブロックＢ１〜Ｂｌを独立に書き換
え可能としたメモリ装置である。
モリセルアレイＭＣＡを幾つかのブロックＢ１〜Ｂｌに
分割し、それぞれのブロックＢ１〜Ｂｌを独立に書き換
え可能としたメモリ装置である。
【００４２】ブロック毎の消去、書き込み及びブロック
毎の一括書き込みを行うため、一括書き込み電圧ＷＨＬ
２をワード線ＷＬに転送する。各ブロックに接続された
トランスファゲートを他のブロックのゲートと独立的に
駆動するため、第１一括書き込み回路ＷＨ１を、メモリ
セルアレイのブロックＢ１〜Ｂｌに対応させてｌ分割し
てｌ個の一括書き込み回路ＷＨ１１〜ＷＨ１ｌとし、そ
れぞれの回路ＷＨ１１〜ＷＨ１ｌの出力端をメモリセル
アレイのブロックＢ１〜ＢｌのトランスファゲートＷＴ
２１１〜ＷＴ２１ｌ，ＷＴ２ｍ１〜ＷＴ２ｍｌに接続し
ている。
毎の一括書き込みを行うため、一括書き込み電圧ＷＨＬ
２をワード線ＷＬに転送する。各ブロックに接続された
トランスファゲートを他のブロックのゲートと独立的に
駆動するため、第１一括書き込み回路ＷＨ１を、メモリ
セルアレイのブロックＢ１〜Ｂｌに対応させてｌ分割し
てｌ個の一括書き込み回路ＷＨ１１〜ＷＨ１ｌとし、そ
れぞれの回路ＷＨ１１〜ＷＨ１ｌの出力端をメモリセル
アレイのブロックＢ１〜ＢｌのトランスファゲートＷＴ
２１１〜ＷＴ２１ｌ，ＷＴ２ｍ１〜ＷＴ２ｍｌに接続し
ている。
【００４３】図７に示される本発明の第４の実施例は、
通常の書き込み時、読み出し時、一括書き込み時のワー
ド線電位を同一回路〔ロウデコーダＲＤ（Ｂ）〕でつく
るようにしたものである。この回路構成としたときに
は、第１及び第２一括書き込み回路ＷＨ１，ＷＨ２はな
くても良い。さらに、この回路は、一括書き込み回路、
書き込み／読み出し回路を備えず、ワード線にもトラン
スファゲートを用いず、従来タイプと同じ構成である。
この構成で、一括書き込みを行えるように、ＳＷ昇圧回
路ＢＳ（Ｂ）とロウデコーダＲＤ（Ｂ）を回路的及びプ
ロセス的に対策を施した実施例である。ＳＷ昇圧回路Ｂ
Ｓ（Ｂ）及びロウデコーダＲＤ（Ｂ）の具体例は、図
８、９にそれぞれ示される。ロウデコーダＲＤ（Ｂ）の
回路構成はロウデコーダＲＤ（Ａ）と同じである。ただ
し、後述のように、１８ｖ印加時にも酸化膜が破壊する
のを防止するため、酸化膜を厚くしている。出力ＳＷ
（Ｂ）は第２表に示される。
通常の書き込み時、読み出し時、一括書き込み時のワー
ド線電位を同一回路〔ロウデコーダＲＤ（Ｂ）〕でつく
るようにしたものである。この回路構成としたときに
は、第１及び第２一括書き込み回路ＷＨ１，ＷＨ２はな
くても良い。さらに、この回路は、一括書き込み回路、
書き込み／読み出し回路を備えず、ワード線にもトラン
スファゲートを用いず、従来タイプと同じ構成である。
この構成で、一括書き込みを行えるように、ＳＷ昇圧回
路ＢＳ（Ｂ）とロウデコーダＲＤ（Ｂ）を回路的及びプ
ロセス的に対策を施した実施例である。ＳＷ昇圧回路Ｂ
Ｓ（Ｂ）及びロウデコーダＲＤ（Ｂ）の具体例は、図
８、９にそれぞれ示される。ロウデコーダＲＤ（Ｂ）の
回路構成はロウデコーダＲＤ（Ａ）と同じである。ただ
し、後述のように、１８ｖ印加時にも酸化膜が破壊する
のを防止するため、酸化膜を厚くしている。出力ＳＷ
（Ｂ）は第２表に示される。
【００４４】図８において、出力ＳＷ（Ｂ）は、図９の
ロウデコーダＲＤ（Ｂ）の最終段バッファのＰ−ｃｈト
ランジスタのソース等に加えられる。この回路では、一
括書き込み時にはＶCG＝１８ｖかかる。この際のロウデ
コーダＲＤ（Ｂ）のバッファ部のジャンクション耐圧及
びゲート酸化膜耐圧が問題となる。耐圧向上のため、各
トランジスタのジャンクション部分は高耐圧構造とす
る。即ち、図９に破線の丸で囲んだ高電圧のかかるトラ
ンジスタのゲート酸化膜を他のトランジスタより厚く作
っている。
ロウデコーダＲＤ（Ｂ）の最終段バッファのＰ−ｃｈト
ランジスタのソース等に加えられる。この回路では、一
括書き込み時にはＶCG＝１８ｖかかる。この際のロウデ
コーダＲＤ（Ｂ）のバッファ部のジャンクション耐圧及
びゲート酸化膜耐圧が問題となる。耐圧向上のため、各
トランジスタのジャンクション部分は高耐圧構造とす
る。即ち、図９に破線の丸で囲んだ高電圧のかかるトラ
ンジスタのゲート酸化膜を他のトランジスタより厚く作
っている。
【００４５】これにより、図７に示す従来例の様な構成
のメモリ装置においても、各電圧を通常書き込み、一括
書き込みの電圧にすることにより、メカニズムの異なる
書き込みが可能となる。
のメモリ装置においても、各電圧を通常書き込み、一括
書き込みの電圧にすることにより、メカニズムの異なる
書き込みが可能となる。
【００４６】なお、図９中において、ＲＤＭはロウデコ
ーダメイン部であり、ＲＡi ，ＲＢi ，ＲＣi ，ＲＤi
はロウアドレスに基づいて決まるプレデコーダからの信
号である。
ーダメイン部であり、ＲＡi ，ＲＢi ，ＲＣi ，ＲＤi
はロウアドレスに基づいて決まるプレデコーダからの信
号である。
【００４７】本発明の実施例によれば、消去前における
全ビットに対する書き込みを、全ビット一括同時書き込
みができるようにしたので、消去時間の大幅な短縮が可
能である。例えば、１Ｍのセルで１５秒かかっていた消
去時間を、約１秒に短縮することができる。これによ
り、高速でのデータ書き換えができ、電気的書き換えが
出来るＥ2 ＰＲＯＭの利点にさらに付加価値が加わる。
全ビットに対する書き込みを、全ビット一括同時書き込
みができるようにしたので、消去時間の大幅な短縮が可
能である。例えば、１Ｍのセルで１５秒かかっていた消
去時間を、約１秒に短縮することができる。これによ
り、高速でのデータ書き換えができ、電気的書き換えが
出来るＥ2 ＰＲＯＭの利点にさらに付加価値が加わる。
【００４８】
【発明の効果】本発明によれば、過電流を流すことなく
複数のメモリセルに対して一括書き込みができ、これに
より過消去状態の発生を防ぎつつも一括消去に要する総
時間の短縮を図ることができる。
複数のメモリセルに対して一括書き込みができ、これに
より過消去状態の発生を防ぎつつも一括消去に要する総
時間の短縮を図ることができる。
【図１】本発明の第１実施例の回路図。
【図２】一括書き込みのメカニズム説明図。
【図３】書き込み電流を示すグラフ。
【図４】２層セルの消去フローチャート。
【図５】図１の具体例。
【図６】本発明の第２実施例の回路図。
【図７】第３実施例の回路図。
【図８】図７の一部の具体例。
【図９】図７の一部の具体例。
【図１０】２層セルの平面図。
【図１１】図１０のＡ−Ａ′断面図。
【図１２】通常書き込みのメカニズム説明図。
Ｃ（Ｃ11〜Ｃmn） メモリセル ＲＤ（Ａ），ＲＤ（Ｂ） ロウデコーダ ＢＳ（Ａ），ＢＳ（Ｂ） ＳＷ昇圧回路 ＷＨ１，ＷＨ２ 第１、第２一括書き込み回路
Claims (5)
- 【請求項１】フローティングゲート、コントロールゲー
ト、ソース及びドレインを有する不揮発性のメモリセル
の複数がアレイ状に配置されてメモリセルアレイを構成
しており、選択した前記メモリセルに対する通常書き込
み及び読み出しと、複数の前記メモリセルに対する一括
消去を可能とした不揮発性半導体メモリ装置において、 前記一括消去に先立って、複数の前記メモリセルのコン
トロールゲートに高電圧を印加して、前記各メモリセル
において、前記ソースと前記ドレイン間のチャネル領域
からフローティングゲートに流れるトンネル電流によ
り、一括書き込みを行わせる、一括書込電圧出力手段を
有することを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】複数のメモリセルブロックを有し、前記各
ブロックは、フローティングゲート、コントロールゲー
ト、ソース及びドレインを有する不揮発性のメモリセル
の複数がアレイ状に配置されたものであり、前記各ブロ
ック毎において、選択した前記メモリセルに対する通常
書き込み及び読み出し並びに複数の前記メモリセルに対
する一括消去を可能とした不揮発性半導体メモリ装置に
おいて、 前記各ブロック毎の前記一括消去に先立って、前記複数
のブロックのうちの選択した任意のブロック中の複数の
前記メモリセルのコントロールゲートに高電圧を印加し
て、前記任意のブロック中の前記各メモリセルにおい
て、前記ソースと前記ドレイン間のチャネル領域からフ
ローティングゲートに流れるトンネル電流により、一括
書き込みを行わせる、一括書込電圧出力手段を有するこ
とを特徴とする不揮発性半導体メモリ装置。 - 【請求項３】前記通常書き込み時に、前記メモリセルの
コントロールゲートに通常書き込み電圧を加える、通常
書込電圧出力手段を、前記一括書込電圧出力手段とは別
体に設けた、請求項１又は２に記載の不揮発性半導体メ
モリ装置。 - 【請求項４】前記通常書き込み時に、前記メモリセルの
コントロールゲートに通常書き込み電圧を加える通常書
込電圧出力手段を、前記一括書込電圧出力手段と一体に
設けて、前記通常書込電圧と前記一括書込電圧とを切り
換え出力する複合書込電圧出力手段とした、請求項１又
は２に記載の不揮発性半導体メモリ装置。 - 【請求項５】前記通常書込電圧出力手段は、前記メモリ
セルのドレイン近傍に発生したホットエレクトロンがフ
ローティングゲートに注入される電圧値の前記通常書込
電圧を出力するものとして構成されている、請求項３又
は４に記載の不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24367792A JPH0696592A (ja) | 1992-09-11 | 1992-09-11 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24367792A JPH0696592A (ja) | 1992-09-11 | 1992-09-11 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696592A true JPH0696592A (ja) | 1994-04-08 |
Family
ID=17107350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24367792A Pending JPH0696592A (ja) | 1992-09-11 | 1992-09-11 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696592A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111792A (en) * | 1998-03-16 | 2000-08-29 | Nec Corporation | Non-volatile semiconductor memory device for selective cell flash erasing/programming |
| US6404681B1 (en) | 2000-02-02 | 2002-06-11 | Sharp Kabushiki Kaisha | Method for erasing data from a non-volatile semiconductor memory device |
| US6657898B2 (en) | 2001-12-26 | 2003-12-02 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device and data erase method therefor |
| CN114138170A (zh) * | 2020-09-04 | 2022-03-04 | 北京兆易创新科技股份有限公司 | 非易失性存储器及其操作方法以及电子装置 |
-
1992
- 1992-09-11 JP JP24367792A patent/JPH0696592A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111792A (en) * | 1998-03-16 | 2000-08-29 | Nec Corporation | Non-volatile semiconductor memory device for selective cell flash erasing/programming |
| US6404681B1 (en) | 2000-02-02 | 2002-06-11 | Sharp Kabushiki Kaisha | Method for erasing data from a non-volatile semiconductor memory device |
| US6657898B2 (en) | 2001-12-26 | 2003-12-02 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device and data erase method therefor |
| CN114138170A (zh) * | 2020-09-04 | 2022-03-04 | 北京兆易创新科技股份有限公司 | 非易失性存储器及其操作方法以及电子装置 |
| CN114138170B (zh) * | 2020-09-04 | 2024-02-27 | 兆易创新科技集团股份有限公司 | 非易失性存储器及其操作方法以及电子装置 |
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