JPH0696593A

JPH0696593A - 半導体記憶装置

Info

Publication number: JPH0696593A
Application number: JP24433992A
Authority: JP
Inventors: Yoshio Mochizuki; 義夫望月; Hideo Kato; 秀雄加藤; Masamichi Asano; 正通浅野; Hiroto Nakai; 弘人中井; Kaoru Tokushige; 芳徳重
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-14
Filing date: 1992-09-14
Publication date: 1994-04-08

Abstract

(57)【要約】【構成】本発明の半導体記憶装置は電源電圧を昇圧し昇
圧出力電圧を発生させる昇圧手段と、昇圧出力電圧を検
知し検知信号を出力する検知手段と、検知信号に応じて
昇圧手段を制御する昇圧制御手段とからなる高電圧発生
回路を具備する。【効果】本発明を用いると、消費電力を抑えたまま、書
き込み及び消去を高速に行うことができる。また、書き
込み電流の低減、ビット線の充電時間（プリチャージ時
間）の短縮及び外部高電圧電源の変動に対する安定性の
向上という効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関わ
る。データの書き込み及び消去に電源電圧以上の昇圧電
圧を必要とし、この昇圧電圧を昇圧回路によって発生さ
せる不揮発性半導体記憶装置に関わる。

【０００２】

【従来の技術】不揮発性半導体記憶装置の書き込み及び
消去には通常、１０Ｖ以上の高電圧を必要とする。この
ために、特開平２−１３０７９８に詳細に示されるよう
にこれらの電圧をチップ外部から取り込むことが用いら
れてきた。また、特開平４−１２８９７外部単一電源を
実現するためにチップ内部に昇圧回路を搭載した例もあ
る。以下、チップ内部に昇圧回路を搭載し外部単一電源
を実現した例を説明する。

【０００３】従来の内部昇圧型の不揮発性半導体記憶装
置は［図２３］に示す構成をしている。すなわち、書き
込み（Ｐｒｏｇ）及び消去（Ｅｒａｓｅ）の時に所定周
期のクロック信号（ＲＩＮＧ）を発生させるクロック発
生回路１００１と、電源電圧Ｖccを昇圧して昇圧電源電
圧Ｖppを発生させる昇圧回路１００２と、この昇圧電源
電圧Ｖppを一定の値に保つためにツェナーダイオード等
から構成させるリミッター回路１００６と、昇圧電源電
圧Ｖppにより駆動される駆動回路を含むロウデコーダ１
００３とからなる。さらに、ロウデコーダ１００３によ
り選択されるメモリセルをマトリクス状に配置したメモ
リセルアレイ１００４及び出力データを選択するカラム
デコーダ１００５等を具備することは言うまでもない。
これは、メモリセルアレイの配置構造はＮＯＲ型、ＮＡ
ＮＤ型のいずれかに関わらない。このときの動作を［図
２４］に示すと、Ｐｒｏｇ信号が“Ｈ”になると、クロ
ック発生回路１００１が動作しクロック信号ＲＩＮＧを
発生させる。このクロック信号ＲＩＮＧにより駆動され
昇圧回路１００２が昇圧を行い、電源電圧Ｖccから昇圧
電源電圧Ｖpp（ＮＡＮＤ型ＥＥＰＲＯＭの場合は例えば
２０Ｖ）を発生させる。この昇圧電源電圧を用いてメモ
リセルへのデータ書き込みが行われる。

【０００４】ところが、［図２４］示したように昇圧回
路１００２が昇圧を完了するにはいくらかの時間がかか
る。この時間が実際に不揮発性半導体記憶装置の書き込
み時間または消去時間を律速している。この昇圧時間を
短縮する方法の一つとして昇圧回路自身の供給能力を大
きく設定することが考えられる。しかし、昇圧回路の供
給能力を大きくすると昇圧完了後に、リミッタ回路１０
０６を介して大電流が流れてしまう。従って、無駄な消
費電力が大きくなってしまう。

【０００５】

【発明が解決しようとする課題】上記したように、従来
の昇圧回路内蔵型の不揮発性半導体記憶装置では、書き
込み時間及び消去時間を短縮しようとすると消費電力が
大きくなってしまうという問題があった。本発明は上記
欠点を除去し、消費電力を抑えたまま書き込み時間及び
消去時間を短縮した不揮発性半導体記憶装置を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、電源電圧を昇圧し昇圧出力電圧を発生
させる昇圧手段と、前記昇圧出力電圧を検知し検知信号
を出力する検知手段と、前記検知信号に応じて前記昇圧
手段を制御する昇圧制御手段とからなる高電圧発生回路
を具備することを特徴とする半導体記憶装置を提供す
る。

【０００７】また、クロック信号により駆動され電源電
圧を昇圧し昇圧出力電圧を発生させる昇圧手段と、前記
昇圧出力電圧が所定電圧以下の時に所定レベルの検知信
号を出力する検知手段と、前記検知信号が所定レベルの
時に前記クロック信号を発生させるクロック信号発生手
段とからなる高電圧発生回路を具備することを特徴とす
る半導体記憶装置を提供する。

【０００８】また、クロック信号により駆動され電源電
圧を昇圧し昇圧出力電圧を発生させる昇圧手段と、前記
昇圧出力電圧が所定電圧以上の時に検知信号を出力する
検知手段と、前記検知信号に応じて周期の異なる前記ク
ロック信号を発生させるクロック信号発生手段とからな
る高電圧発生回路を具備することを特徴とする半導体記
憶装置を提供する。

【０００９】また、電源電圧を昇圧し昇圧出力電圧を発
生させる昇圧手段と、前記昇圧出力電圧を所定電圧に制
限するリミッタ手段と、前記リミッタ手段に流れる電流
を検知し検知信号を出力する検知手段と、前記検知信号
に応じて前記昇圧手段を制御する昇圧制御手段とからな
る高電圧発生回路を具備することを特徴とする半導体記
憶装置を提供する。

【００１０】さらに、電源電圧よりも高い電圧を印加す
ることにより書き込みまたは消去が行われる複数のメモ
リセルと、前記昇圧出力電圧により駆動され前記複数の
メモリセルに電圧を印加するデコーダ回路とを具備する
上述の半導体記憶装置を提供する。

【００１１】また、電源電圧を昇圧し昇圧出力電圧を発
生させる昇圧回路と、前記電源電圧よりも高い電圧を印
加することにより書き込みまたは消去が行われる複数の
メモリセルに接続され前記昇圧出力電圧により駆動され
るデコーダ回路と、前記電源電圧よりも高い電圧を導入
する外部パッドと、前記外部パッドに印加された電圧が
所定電圧以上の時に検知信号を出力する高電圧検知手段
と、前記検知信号に応答して前記外部パッドに印加され
た電圧を前記デコーダ回路に伝送する伝送手段とを具備
することを特徴とする半導体記憶装置を提供する。

【００１２】

【作用】本発明で提供する手段を用いると、昇圧手段の
容量が大きくても、すなわち電流駆動能力が大きくても
従来のようにリミッタ回路を介して大電流が流れてしま
うことがなくなる。検知手段が昇圧出力電圧の必要以上
の上昇を検知し、もし昇圧出力電圧が上昇し過ぎた場合
には昇圧制御手段に検知信号をおくり、この昇圧制御手
段が昇圧動作を制御するからである。このため昇圧を高
速に行うことができる。従って、消費電力を抑えたま
ま、書き込み及び消去を高速に行うことができる。

【００１３】また、外部パッドと、外部パッドに印加さ
れた電圧が所定電圧以上の時に検知信号を出力する高電
圧検知手段と、検知信号に応答して外部パッドに印加さ
れた電圧をデコーダ回路に伝送する伝送手段とを具備す
ることにより、外部パッドに高電圧が印加されたときは
この電圧をデコーダ回路に導入し、高電圧が印加されな
いときは高電圧を内部昇圧回路により電源電圧から昇圧
して発生させることができる。従って、書き込み電流の
低減、ビット線の充電時間（プリチャージ時間）の短縮
及び外部高電圧電源の変動に対する安定性の向上という
効果がある。

【００１４】

【実施例】本発明の各実施例を図面を参照して説明す
る。

【００１５】［図１］は本発明の第１の実施例の構成を
示している。すなわち、書き込み（Ｐｒｏｇ）及び消去
（Ｅｒａｓｅ）の時に所定周期のクロック信号（ＲＩＮ
Ｇ）を発生させるクロック発生回路１０１と、電源電圧
Ｖccを昇圧して昇圧電源電圧Ｖppを発生させる昇圧回路
１０２と、昇圧電源電圧Ｖppが所定電圧を越えると検知
信号ＫＶppを“Ｈ”にするＶpp検知回路１０６と、昇圧
電源電圧Ｖppにより駆動される駆動回路を含むロウデコ
ーダ１０３とからなる。さらに、ロウデコーダ１０３に
より選択されるメモリセルをマトリクス状に配置したメ
モリセルアレイ１０４及び出力データを選択するカラム
デコーダ１０５等を具備する。

【００１６】［図２］に昇圧回路１０２の例を示す。こ
こでは、４段のチャージポンプ回路の例を示したが、実
際には十数段のチャージポンプ回路によって実現され
る。昇圧の効率を上げるため、チャージポンプ回路に用
いるＭＯＳトランジスタはしきい値が０Ｖであることが
望ましい。

【００１７】［図３］にＶpp検知回路１０６の例を示
す。Ｖpp検知回路は通常の抵抗分割によってもよく、高
しきい値のＭＯＳトランジスタを用いても良い。また、
ツェナーダイオードを用いてレベルシフトを行っても良
い。

【００１８】［図４］にクロック信号発生回路１０１の
例をしめす。すなわち、ＲＣ遅延回路１１１とインバー
タ１１２とを奇数段リング状に接続したものである。図
示してはいないが、Ｐ型ＭＯＳトランジスタとＮ型ＭＯ
Ｓトランジスタとを並列に接続しそれぞれのゲートを
“Ｌ”及び“Ｈ”に接続したものは抵抗素子として、Ｄ
型ＭＯＳトランジスタのソース・ドレインを共通接地し
たものは容量素子として、両者でＲＣ遅延回路を形成し
ている。さらに、発振を制御するためにＰｒｏｇ，Ｅｒ
ａｓｅ、ＫＶppの制御入力端子が設けられている。これ
らにより、書き込み時（Ｐｒｏｇが“Ｈ”）及び消去時
（Ｅｒａｓｅが“Ｈ”）において、ＫＶppが“Ｌ”のと
きにのみクロック信号ＲＩＮＧが出力され、それ以外の
時はクロック信号は発振しない。

【００１９】［図５］にロウデコーダ１０３及びメモリ
セルアレイ１０４の例を示す。ロウデコーダ１０３はプ
リデコーダ１１５、レベルシフト回路１１６、伝送回路
１１７を具備する。また、メモリセルアレイ１０４はＮ
ＡＮＤ型メモリセルの一部を示している。しかし、本発
明はＮＡＮＤ型のみでなくＮＯＲ型のメモリセル構造を
もつ不揮性半導体記憶装置についても適用できる。

【００２０】続いて、メモリセルに印加する電圧につい
てのべる。ＮＡＮＤ型ＥＥＰＲＯＭのセル部の等価回路
を［図６］に示す。これは４個の浮遊ゲート型メモリセ
ルＭＣを４段直列に接続し、ドレイン側を選択トランジ
スタＱ1 を介してビット線ＢＬに、ソース側を選択トラ
ンジスタＱ2 を介してソース線に接続されている。選択
トランジスタＱ1 にのゲートにはＳＧ1 が、メモリセル
ＭＣのコントロールゲートにはそれぞれＣＧ1 、ＣＧ2
、ＣＧ3 、ＣＧ4 が、選択トランジスタＱ2 のゲート
にはＳＧ2 が接続されている。このようなメモリセルに
対して書き込みを行うときは、ビット線を０Ｖ、ＳＧ1
を“Ｈ”に、ＳＧ2 を“Ｌ”に、書き込みセルに対応す
るＣＧを２０Ｖを、それ以外のセルのコントロールゲー
トを１０Ｖを印加する。このセル群全てに対して消去を
行うときはＳＧ1 を“Ｌ”に、ＳＧ2 を“Ｈ”に、全て
のＣＧに０Ｖを、基盤に２０Ｖを印加する。ＮＡＮＤ型
ＥＥＰＲＯＭの場合は、書き込み及び消去共にトンネル
電流によって行うため、消費電流が僅かである。従っ
て、チップの内部に搭載した昇圧回路によってでも多数
（例えば２０００個）のメモリセルに対し同時に書き込
み及び消去を行うことが可能になる。

【００２１】ＮＯＲ型ＥＥＰＲＯＭの場合、内部昇圧回
路を用いて消去を可能にするためには、ゲート負電圧型
の構成が必要になる。すなわち、書き込みはソースを接
地、ドレインを５Ｖ（Ｖｃｃ）、ゲートを１２Ｖにして
ホットキャリアによる電子の注入で行い、消去はソース
を５Ｖ、ドレインを開放、ゲートを−１０Ｖにして行
う。この場合消去はトンネル電流を用いているため消費
電流が僅かであるためチップ内部に搭載した昇圧回路に
よってでも多数のメモリセルを同時に消去できる。この
ように、ロウデコーダ１０３の出力電圧であるＶppをそ
れぞれ２０Ｖ、１０Ｖ、１２Ｖ、−１０Ｖに設定する
と、ＮＡＮＤ型、ＮＯＲ型の区別無く適用できる。た
だ、ゲート負電圧型でＶppを−１０Ｖに設定する場合に
は昇圧回路１０２か降圧回路に、Ｖpp検知回路１０６、
レベルシフト回路１１６、デコーダ回路１０３の構成に
若干の変更が必要となる。

【００２２】続いて、第１の実施例の動作について説明
する。［図７］に動作波形を示す。チップ外部から図示
しないＩ／Ｏ端子を介してプログラムコマンドが入力さ
れると、コマンドデコーダがこれをデコードして時刻ｔ
0 にＰｒｏｇ信号を“Ｈ”に立ち上げる。この結果、ク
ロック信号発生回路１０１が所定周波数のクロック信号
ＲＩＮＧを出力し、このクロック信号によって昇圧回路
１０２が動作し始める。時刻ｔ1 に昇圧回路の出力であ
るＶppが２０Ｖ程度まで上昇するとＶpp検知回路１０６
がこれを検知し、ＫＶppを“Ｈ”にする。この信号を受
けて、クロック信号発生回路１０１は発振を止める。こ
の結果、昇圧回路１０２は昇圧をやめ、Ｖppは負荷の電
流量に応じて下降し始める。時刻ｔ2 にＶppが下降し、
所定電位に達し、Ｖpp検知回路１０６の出力であるＫＶ
ppが“Ｌ”になると、クロック発生回路１０１は再び発
振を始める。この結果昇圧回路１０２は再び昇圧を開始
する。時刻ｔ3 になると時刻ｔ1 と同様に昇圧回路の出
力であるＶppが再び２０Ｖ程度まで上昇し、Ｖpp検知回
路１０６がこれを検知し、ＫＶppを“Ｈ”にする。この
信号を受けて、クロック信号発生回路１０１は再び発振
を止める。この結果、昇圧回路１０２は昇圧をやめ、Ｖ
ppは負荷の電流量に応じて再び下降し始める。時刻ｔ4
に再びＶppが下降し、所定電位に達し、Ｖpp検知回路１
０６の出力であるＫＶppが“Ｌ”になると、クロック発
生回路１０１は再び発振を始める。この結果昇圧回路１
０２は再び昇圧を開始する。この様に、昇圧回路１０２
は間欠的に昇圧・停止を繰り返し、この結果従来例のよ
うにリミッタ回路を用いること無しにＶppが２０Ｖ近辺
に保たれる。また、所定の電圧に達した時点で昇圧回路
を停止するために無駄な消費電力を消費することも無く
なる。

【００２３】このように昇圧された昇圧電源電圧Ｖppは
ロウデコーダ１０３等に供給され、プリデコーダ１１５
により選択されたワード線に対応するレベルシフト回路
１１６を駆動し、伝送ゲート１１７を介して当該ワード
線がＶpp電位に昇圧される。この結果、書き込みもしく
は消去が行われる。上述したようにメモリセルはＮＯＲ
型でもＮＡＮＤ型でも本発明の効果は期待できる。

【００２４】以上説明したように、第１の実施例の構成
によると、負荷として作用するロウデコーダ１０３等を
除いて昇圧電源電圧Ｖppからの電流経路が無いため、消
費電力を低減することができる。とくに、不揮発性半導
体記憶装置における書き込みおよび消去電圧は１０Ｖ以
上であるため、リミッタ回路を除去したことにより節約
される消費電力量は大きい。また、上述の回路構成によ
り昇圧回路の容量の制限が事実上なくなり、大容量の昇
圧回路を搭載することができる。従って、昇圧時間の短
縮につながり、書き込み及び消去時間が短くなる。

【００２５】また、従来の不揮発性半導体記憶装置は上
述の昇圧回路の容量の制限内でかなり大きな容量の昇圧
回路を搭載している。これは時間的にめまぐるしくかわ
る負荷抵抗において、Ｖppの降下がおこならないように
ワーストケースを想定してかなり余裕を持った回路を搭
載しているためである。しかし、本発明のように完全に
負荷に追従する昇圧回路を持った場合は、ワード線の昇
圧後など、負荷に流れる電流が非常に小さくなった後は
昇圧回路はほとんど動作を停止した状態になる。従って
本発明は消費電力の削減に寄与する。

【００２６】本発明の回路構成はＮＯＲ型、ＮＡＮＤ型
共に効果を期待できるが、ＮＡＮＤ型ＥＥＰＲＯＭに適
用したときに大きな効果を期待できる。すなわち、ＮＡ
ＮＤ型は通常書き込み時にメモリセルのしきい値電圧を
所定範囲内に納める必要がある。ここで書き込みを細か
く分割するインテリジェントライトが行われるが、この
場合書き込み・読みだしが頻繁に繰り返されるため、本
発明による書き込み時間短縮の効果が拡大されて現れて
くる。従って、本発明をＮＡＮＤ型ＥＥＰＲＯＭに適用
した場合に書き込み時間削減の更なる効果を期待でき
る。続いて、本発明の第２の実施例を説明する。

【００２７】第２の実施例の構成も第１の実施例と同様
に［図１］に示した通りである。しかし、クロック発生
回路１０１の回路構成が異なる。［図８］にクロック発
生回路１０１の構成を示した。すなわち、インバータ５
段のリングオシレータであるが、各インバータ間に挿入
されるＲＣ遅延回路が異なっている。ＫＶpp信号のレベ
ルによってＲＣ遅延回路の段数を１段または２段に切り
替えることができるものである。ＫＶppが“Ｌ”のと
き、ＲＣ遅延回路は１段であり一次ローパスフィルタを
構成している。ＫＶppが“Ｈ”のとき、ＲＣ遅延回路は
２段であり二次ローパスフィルタを構成している。この
結果、このリングオシレータはＫＶppが“Ｌ”の時に短
周期で発振し、“Ｈ”の時に長周期で発振する。

【００２８】続いて、第２の実施例の動作について説明
する。［図９］に動作波形を示す。チップ外部から図示
しないＩ／Ｏ端子を介してプログラムコマンドが入力さ
れると、コマンドデコーダがこれをデコードして時刻ｔ
0 にＰｒｏｇ信号を“Ｈ”に立ち上げる。この結果、ク
ロック信号発生回路１０１が所定周波数のクロック信号
ＲＩＮＧを出力し、このクロック信号によって昇圧回路
１０２が動作し始める。時刻ｔ1 に昇圧回路の出力であ
るＶppが２０Ｖ程度まで上昇するとＶpp検知回路１０６
がこれを検知し、ＫＶppを“Ｈ”にする。この信号を受
けて、クロック信号発生回路１０１はより長周期の発振
を始める。この結果、昇圧回路１０２の昇圧能力は低減
しこれとともに消費電流も少なくなる。この結果従来例
のようにリミッタ回路を用いること無しにＶppが２０Ｖ
近辺に保たれる。ここで、ワード線駆動時等のようにロ
ウデコーダ１０３等の負荷抵抗が一時的に小さくなり大
電流が流れる時はＶppが僅かに低下する。しかし、Ｖpp
検知回路がこれを検知するとＫＶppを“Ｌ”に立ち下
げ、この結果クロック信号発生回路１０１の出力するク
ロック信号ＲＩＮＧは短周期で発振し始める。このよう
に、時間的に負荷抵抗が変化する場合には、これに応じ
て適宜クロック発生回路１０１の出力クロック信号の周
期が変化し、この結果Ｖppが所定電圧（２０Ｖ）に保た
れる。

【００２９】このように昇圧された昇圧電源電圧Ｖppは
ロウデコーダ１０３等に供給され、プリデコーダ１１５
により選択されたワード線に対応するレベルシフト回路
１１６を駆動し、伝送ゲート１１７を介して当該ワード
線がＶpp電位に昇圧される。この結果、書き込みもしく
は消去が行われる。上述したようにメモリセルはＮＯＲ
型でもＮＡＮＤ型でも本発明の効果は期待できるが、特
にＮＡＮＤ型ＥＥＰＲＯＭに適用したときに効果が顕著
である。

【００３０】以上説明したように、第２の実施例の構成
によると、負荷として作用するロウデコーダ１０３等を
除いて昇圧電源電圧Ｖppからの電流経路が無いため、消
費電力を低減することができる。とくに、所定の電圧に
たっした時点で発信クロックを長周期にすることで節約
される消費電力量は大きい。また、上述の回路構成によ
り昇圧回路の容量の制限が事実上なくなり、大容量の昇
圧回路を搭載することができる。従って、昇圧時間の短
縮につながり、書き込み及び消去時間が短くなる。ま
た、消費電力の削減にもつながる。続いて、本発明の第
３の実施例を説明する。

【００３１】第３の実施例の構成も第１の実施例と同様
に［図１］に示した通りである。しかし、クロック発生
回路１０１の回路構成が異なる。［図１０］にクロック
発生回路１０１の構成を示した。すなわち、インバータ
５段のリングオシレータであり、各インバータ間にはＲ
Ｃ遅延回路が挿入されている。さらに、発振出力に対し
バイナリカウンタ１２１を介して周期を二倍にしてい
る。また、バイナリカウンタ１２１の出力とリングオシ
レータの発振出力のうちのどちらかを選択するマルチプ
レクサ１２２を具備している。この結果、ＫＶpp信号の
レベルによって２とおりの異なる周期のクロック信号が
ＲＩＮＧに出力される。すなわち、このクロック発生回
路１０１はＫＶppが“Ｌ”の時に短周期で発振し、
“Ｈ”の時に長周期すなわち二倍の周波数で発振する。
この第３の実施例の動作および動作波形は第２の実施例
と同様であるため説明を省略する。

【００３２】このように、第３の実施例の構成による
と、負荷として作用するロウデコーダ１０３等を除いて
昇圧電源電圧Ｖppからの電流経路が無いため、消費電力
を低減することができる。とくに、不揮発性半導体記憶
装置における書き込みおよび消去電圧は１０Ｖ以上であ
るため、所定の電圧に達した時点で発振クロックを長周
期にすることで節約される消費電力量は大きい。また、
上述の回路構成により昇圧回路の容量の制限が事実上な
くなり、大容量の昇圧回路を搭載することができる。従
って、昇圧時間の短縮につながり、書き込み及び消去時
間が短くなる。また、消費電力の削減にもつながる。続
いて、本発明の第４の実施例を説明する。

【００３３】第４の実施例の構成も第１の実施例と同様
に［図１］に示した通りである。しかし、［図１１］に
示すようにＶpp検知回路１０６とクロック信号発生回路
１０１とが異なり、さらにＫＶpp信号はアナログ信号で
ある。すなわち、Ｖpp検知回路１０６は５段のＭＯＳト
ランジスタレベルシフト回路と、Ｄ型ＭＯＳトランジス
タ抵抗の抵抗分割によってＫＶppに２Ｖ〜４Ｖのアナロ
グ信号を出力する。クロック信号発生回路１０１は５段
のリングオシレータであるがＲＣ遅延回路の抵抗の値を
Ｐ型ＭＯＳトランジスタ１３１を用いて可変にしたもの
であり、ＫＶppが上昇すると抵抗値が上昇する。この結
果、Ｖppが降下するとＫＶppも同様に降下し、Ｐ型ＭＯ
Ｓトランジスタ１３１の抵抗値が小さくなりリングオシ
レータの発振周期が短くなる。従って昇圧回路の駆動能
力が上昇しＶppは上昇する。また、Ｖppが上昇するとＫ
Ｖppも同様に上昇し、Ｐ型ＭＯＳトランジスタ１３１の
抵抗値が大きくなりリングオシレータの発振周期が長く
なる。従って昇圧回路の駆動能力が低下しＶppは降下す
る。つまり、Ｖppに対して負帰還が働いているのであ
る。この様子を［図１２］に示す。この結果昇圧回路の
能力はＶppすなわちロウデコーダ１０３等の負荷に追従
する。この追従効果はアナログ的であり第１〜第３の実
施例がデジタル的であるのにたいして高精度かつ柔軟な
追従が行える。この結果消費電力の削減はさらに大きく
なる。また、Ｖppのリップル（微小な上下振動）は極小
に抑えられる。続いて、本発明の第５の実施例を説明す
る。

【００３４】第５の実施例の全体構成も第１の実施例の
［図１］と同様の構成である。しかし、Ｖpp検知回路１
０６がリミッタ回路を兼ねている点が異なる。すなわ
ち、［図１３］に示すように、リミッタとして作用する
複数段のツェナーダイオード１４１とカレントミラー回
路からなる電流検知回路１４２とからなる。この回路に
おいて、Ｖppが所定電圧を越えた場合には、ツェナーダ
イオード１４１を介して電流が流れる。この電流を電流
検知回路１４２が検知し、これをＭＯＳトランジスタ抵
抗１４３が電流電圧変換しノードＡが“Ｌ”になる。こ
の結果ＫＶppは“Ｈ”になる。また、Ｖppが所定電圧以
内である場合はＫＶppは“Ｌ”のままである。このよう
にＶppを検知することができる。

【００３５】第５の実施例の動作は所定電圧を越えたと
きにリミッタに流れる電流を検知し、この検知信号ＫＶ
ppによってクロック信号発生回路１０１および昇圧回路
１０２を制御するため第１の実施例などと同様負帰還が
かかり、Ｖppが上昇し過ぎることはない。しかし、リミ
ッタが存在するためにＶccが突然に上昇したときなど不
慮のＶppの上昇に対して安全な回路を提供できる。ま
た、第１の実施例等と同様の効果も兼ね備えている。続
いて、本発明の第６の実施例を説明する。

【００３６】第６の実施例の全体構成も第１の実施例の
［図１］と同様の構成である。しかし、クロック信号発
生回路１０１の構成が異なる。［図１４］はＤ型ＭＯＳ
トランジスタの定電流負荷抵抗１５０を用いてＲＣ遅延
回路を構成した例である。このようにすると、遅延容量
１５１の充電は定電流負荷抵抗１５０により行うため遅
延時間の電源電圧依存性が無くなる。この結果［図１
５］に示すようにクロック信号発生回路１０１の電源電
圧Ｖcc依存性はほとんど無くなる。

【００３７】続いて電源電圧依存性のあるクロック信号
発生回路１０１を［図１６］示す。ＭＯＳトランジスタ
レベルシフト回路及びＤ型ＭＯＳトランジスタ抵抗の抵
抗分割によって、電源電圧Ｖccの変化を増幅してノード
Ｂに出力し、リングオシレータの発振周期を変化させる
ものである。クロック信号発生回路１０１は５段のリン
グオシレータであるがＲＣ遅延回路の抵抗の値をＰ型Ｍ
ＯＳトランジスタ１３１を用いて可変にしたものであ
り、ノードＢの電圧が上昇すると抵抗値が上昇する。こ
の結果、Ｖccが降下するとノードＢの電圧も同様に降下
し、Ｐ型ＭＯＳトランジスタ１３１の抵抗値が小さくな
りリングオシレータの発振周期が短くなる。従って昇圧
回路の駆動能力が上昇しＶccの低下を補う。これにより
Ｖppは一定の値に保たれる。また、Ｖccが上昇するとノ
ードＢの電圧も同様に上昇し、Ｐ型ＭＯＳトランジスタ
１３１の抵抗値が大きくなりリングオシレータの発振周
期が長くなる。従って昇圧回路の駆動能力が低下しＶcc
の上昇を補う。これによりＶppは一定の値に保たれる。
つまり、Ｖppに対して負帰還が働いているのである。こ
の様子を［図１７］に示す。すなわち、電源電圧が低い
とき（例えば３．３Ｖ）は昇圧能力は十分であり、電源
電圧が高いとき（例えば５Ｖ）は昇圧能力を僅かに削減
して用いている。この結果、高電源電圧で用いたときで
も消費電力を浪費すること無く昇圧が行える。従って、
Ｖccの許容レンジの広い不揮発性半導体記憶装置を提供
できる。

【００３８】以上、第１〜第６の実施例を参照して本発
明の構成及び効果を説明してきた。続いて、第７の実施
例としてＮＡＮＤ型ＥＥＰＲＯＭに適する昇圧回路につ
いて述べる。

【００３９】第７の実施例で提供する昇圧回路は、従来
と異なり、外部から高電圧が入力されるときは内部昇圧
回路を一部止め、低消費電力および高速な書き込みを実
現している。これはＮＡＮＤ型ＥＥＰＲＯＭの書き込み
及び消去電圧を発生させるため回路構成をさらに適正化
したものである。

【００４０】上述したように、ＮＡＮＤ構造のＥＥＰＲ
ＯＭでは、トンネル電流で書込みが行われる。このた
め、書込み時にメモリセルに流れる電流は非常に小さ
い。従って、数百〜数千個のメモリセルに同時に書込み
を行うことが可能である。この結果、所定容量の昇圧回
路をチップ内部に有することにより例えば５Ｖの単一電
源が実現できる。ここで、必要となる高電圧は上述した
ように書き込み時には２０Ｖ、１０Ｖ、及び書き込みを
行わないメモリセルに接続されたビット線に供給する書
き込み禁止電圧である８Ｖである。また、消去時には２
０Ｖが必要となる。第７の実施例の昇圧回路の全体回路
構成を［図１８］〜［図２２］を参照して説明する。

【００４１】［図１８］に昇圧回路周辺の回路構成を示
す。すなわち、高電圧Ｖ’ｐｐ（この場合１８Ｖ以上）
を入力する外部ｐａｄ４０１と、Ｖ’ｐｐが所定電圧
（１８Ｖ）を越えたときにＥＸＰＯを“Ｈ”にする高圧
検知回路４０３と、ＥＸＰＯ信号により制御されＶｐｐ
ＨおよびＶinをＶ’ｐｐよりも高電圧にする制御回路４
０５と、ＥＸＰＯが“Ｈ”のときに所定周波数で発振出
力をＲＩＮＧＡに出力するオシレータ４０７と、Ｖｐｐ
ＨによりＶ’ｐｐを接続・遮断するトランジスタ４３１
と、ＲＩＮＧＡの発振出力を用いてトランジスタ４３１
の出力であるＩＶｐｐをさらに２０Ｖに昇圧する昇圧回
路４２０と、昇圧回路４２０の出力ＶｐｐＥ、ＶｐｐＷ
が所定電圧以上に上がりすぎないように制御するリミッ
タ４３１、４３２と、ＩＶｐｐを１０Ｖおよび８Ｖの降
圧しＶＭ１０とＶＭ８を生成する制御回路４１２、４１
１及びリミッタ４３３、４３４と、さらにＶｐｐＥ（２
０Ｖ），ＶｐｐＷ（２０Ｖ），ＶＭ１０（１０Ｖ），Ｖ
Ｍ８（８Ｖ）を５Ｖから昇圧する昇圧回路４２４、４２
１、４２２、４２３とからなる。

【００４２】続いて、外部ｐａｄ４０１、高圧検知回路
４０３及びトランジスタ４３１の詳細を［図１９］に示
す。トランジスタ４３１はＥ型とＤ型のトランジスタを
直列に接続したものである。また、高圧検知回路４０３
はＭＯＳトランジスタからなるレベルシフト回路および
ＭＯＳ抵抗による分圧回路をバッファしたものである。
オシレータ４０７の詳細を［図２０］に示す。高圧検知
回路４０３の出力であるＥＸＰＯを入力とする５段のリ
ングオシレータである。

【００４３】制御回路４１１の詳細を［図２１］に示
す。すなわち、増幅部５０１と、チャージポンプ部５０
４及び５０５と、リミッタ部５０８及び５０９とからな
る。ＥＸＰＯが“Ｈ”の時、増幅部５０１が作動し、Ｒ
ＩＮＧＡの発振信号が増幅された信号がノードＡに現れ
る。これは０ＶからＶ’ｐｐの１８Ｖの振幅の発振信号
である。チャージポンプ部５０４及び５０７はノードＡ
の大振幅発振信号を用いてＶ’ｐｐの１８Ｖよりもさら
に高圧の電圧を発生させる。この高電圧を所定電圧に制
限するのがリミッタ部５０８及び５０９である。ここ
で、ゲート直下に丸記号が記して図示されているＭＯＳ
トランジスタはしきい値が０ＶのＩｔｙｐｅ型ＭＯＳト
ランジスタである。このような構成でＶｐｐＨは２３Ｖ
程度まで上昇する。

【００４４】昇圧回路４２０の詳細は［図２］に示すと
おりである。本実施例の昇圧回路４２０は１８Ｖの入力
電圧を昇圧して２０Ｖの消去および書込み電圧を発生さ
せている。これらの電圧によりウェルなどの大きな容量
を充電するため、キャパシタは大容量のものを用いてい
る。制御回路４１２、４１３は通常のレベルシフト回路
である。ＭＯＳトランジスタのしきい値落ちを利用して
所定の電圧を作り出している。

【００４５】続いて、この昇圧回路の動作を説明する。
すなわち、外部ｐａｄ４０１に１８Ｖ程度の高電圧が印
加されると、高電圧検知回路４０３の出力信号ＥＸＰＯ
が“Ｈ”レベルになる。続いてこの信号により制御回路
４１１で外部から入力されＶ’ｐｐ電圧を内部に伝達す
るためのトランジスタ４３１のゲートを昇圧する。この
昇圧電圧がＶｐｐＨである。続いて、チップ内部に伝達
されたＩＶｐｐは昇圧回路４２０により２０Ｖまで昇圧
されＶｐｐＥ及びＶｐｐＷがつくられる。また、制御回
路４１２および制御回路４１３により１０Ｖ及び８Ｖの
ＶＭ１０及びＶＭ８がつくられる。外部ｐａｄ４０１に
印加される電圧が所定電圧（１８Ｖ）であればＥＸＰＯ
は“Ｌ”レベルのままであるため、制御回路４１１はト
ランジスタ４３１のゲートを昇圧せず、この結果、チッ
プ内部に高電圧が伝達されない。また、オシレータ４０
７も動作せず、この結果昇圧回路４２０は起動しない。
このとき、内部の昇圧回路４２４、４２１、４２２、４
２３が独立に動作をすることは言うまでもない。

【００４６】以上のように、内部昇圧回路のみを有し外
部単一電源を実現すると同時に、チップ外部から高電圧
を取り込むことにより、二つの電源モードに対応でき
る。とくに外部から高電圧を取り込む際には内部の昇圧
回路はほとんど電力を消費しない。例えば、１６ＭのＮ
ＡＮＤ型ＥＥＰＲＯＭの場合、書き込み電流は８０ｍＡ
の大電流を流していたが、外部ｐａｄから高電圧を入力
する際には内部昇圧回路の電力消費分が減少するため、
１ｍＡの書き込み電流ですむ。

【００４７】また、内部昇圧回路のみを用いたときと異
なり、昇圧時間が非常に短くなる。これを示したのが
［図２２］である。書き込み時のビット充電時間（プリ
チャージ時間）が短くなる。これは書き込み時間の短縮
につながる。

【００４８】さらに、外部高電圧電源がチップの使用中
に降下した場合には高電圧検知回路が動作して内部の昇
圧回路を動作させ、書き込み及び消去に必要な電圧を発
生する。従って、外部高電圧電源の変動に対して安定な
不揮発性半導体記憶装置を提供できる。

【００４９】このように、内部昇圧回路を有し、かつ外
部からも高電圧を取り込めるようにしたため、書き込み
電流の低減、ビット線の充電時間（プリチャージ時間）
の短縮及び外部高電圧電源の変動に対する安定性の向上
という効果がある。

【００５０】

【発明の効果】本発明を用いると、書き込み及び消去時
間の短縮、消費電力の削減が図れる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路構成図

【図２】本発明の第１の実施例を示す回路図

【図３】本発明の第１の実施例を示す回路図

【図４】本発明の第１の実施例を示す回路図

【図５】本発明の第１の実施例を示す回路図

【図６】本発明の第１の実施例を示す回路図

【図７】本発明の第１の実施例の動作波形

【図８】本発明の第２の実施例を示す回路図

【図９】本発明の第２の実施例の動作波形

【図１０】本発明の第３の実施例を示す回路図

【図１１】本発明の第４の実施例を示す回路図

【図１２】本発明の第４の実施例の動作を示す図

【図１３】本発明の第５の実施例を示す回路図

【図１４】本発明の第６の実施例を示す回路図

【図１５】本発明の第６の実施例の動作を示す図

【図１６】本発明の第６の実施例を示す回路図

【図１７】本発明の第６の実施例の動作を示す図

【図１８】本発明の第７の実施例を示す回路構成図

【図１９】本発明の第７の実施例を示す回路図

【図２０】本発明の第７の実施例を示す回路図

【図２１】本発明の第７の実施例を示す回路図

【図２２】従来例及び本発明の第７の実施例の動作波形

【図２３】従来例を示す回路構成図

【図２４】従来例を示す動作波形

【符号の説明】

１０１クロック信号発生回路１０２昇圧回路１０３ロウデコーダ１０４メモリセルアレイ１０５カラムデコーダ１０６Ｖpp検知回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者中井弘人神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センタ−内 (72)発明者徳重芳神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センタ−内

Claims

【特許請求の範囲】

【請求項１】電源電圧を昇圧し昇圧出力電圧を発生さ
せる昇圧手段と、前記昇圧出力電圧を検知し検知信号を出力する検知手段
と、前記検知信号に応じて前記昇圧手段を制御する昇圧制御
手段とからなる高電圧発生回路を具備することを特徴と
する半導体記憶装置。
【請求項２】クロック信号により駆動され電源電圧を
昇圧し昇圧出力電圧を発生させる昇圧手段と、前記昇圧出力電圧が所定電圧以下の時に所定レベルの検
知信号を出力する検知手段と、前記検知信号が所定レベルの時に前記クロック信号を発
生させるクロック信号発生手段とからなる高電圧発生回
路を具備することを特徴とする半導体記憶装置。
【請求項３】クロック信号により駆動され電源電圧を
昇圧し昇圧出力電圧を発生させる昇圧手段と、前記昇圧出力電圧が所定電圧以上の時に検知信号を出力
する検知手段と、前記検知信号に応じて周期の異なる前記クロック信号を
発生させるクロック信号発生手段とからなる高電圧発生
回路を具備することを特徴とする半導体記憶装置。
【請求項４】電源電圧を昇圧し昇圧出力電圧を発生さ
せる昇圧手段と、前記昇圧出力電圧を所定電圧に制限するリミッタ手段
と、前記リミッタ手段に流れる電流を検知し検知信号を出力
する検知手段と、前記検知信号に応じて前記昇圧手段を制御する昇圧制御
手段とからなる高電圧発生回路を具備することを特徴と
する半導体記憶装置。
【請求項５】さらに、電源電圧よりも高い電圧を印加
することにより書き込みまたは消去が行われる複数のメ
モリセルと、前記昇圧出力電圧により駆動され前記複数
のメモリセルに電圧を印加するデコーダ回路とを具備す
る請求項１〜請求項４記載の半導体記憶装置。
【請求項６】電源電圧を昇圧し昇圧出力電圧を発生さ
せる昇圧回路と、前記電源電圧よりも高い電圧を印加することにより書き
込みまたは消去が行われる複数のメモリセルに接続され
前記昇圧出力電圧により駆動されるデコーダ回路と、前記電源電圧よりも高い電圧を導入する外部パッドと、前記外部パッドに印加された電圧が所定電圧以上の時に
検知信号を出力する高電圧検知手段と、前記検知信号に応答して前記外部パッドに印加された電
圧を前記デコーダ回路に伝送する伝送手段とを具備する
ことを特徴とする半導体記憶装置