JPH0697165A - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Abstract
(57)【要約】
【目的】 最下層の配線が高融点金属膜により形成され
る半導体装置及びその製造方法に関し、製造工程におけ
る各種パターンのパターニング精度の低下を伴わずにそ
の耐湿性を向上させることを目的とする。
【構成】 第１層配線層が高融点金属膜からなり、該第
１層配線層の下層に設けられた半導体基板１に直に接す
る下地絶縁膜４の該半導体基板１面が表出するダイシン
グライン２側の端面4Fが、ダイシングライン２上から該
下地絶縁膜４上に達する該高融点金属膜9Sで直に覆われ
ており、且つ該ダイシングライン２上で、該ダイシング
ライン２に囲まれた素子領域３を覆って最上層に形成さ
れるパッシベーション膜８と該高融点金属膜9Sとが直に
接し、且つ該半導体基板１とほぼ直交する同一面上にお
いて終端しているように構成した半導体装置及びその製
造方法。
(57) [Summary] [Object] To improve the moisture resistance of a semiconductor device in which the wiring of the lowermost layer is formed of a refractory metal film and its manufacturing method without lowering the patterning accuracy of various patterns in the manufacturing process. The purpose is to [Structure] The first wiring layer is made of a refractory metal film, and the surface of the semiconductor substrate 1 of the underlying insulating film 4 directly contacting the semiconductor substrate 1 provided under the first wiring layer is exposed by dicing. The end surface 4F on the line 2 side is directly covered with the refractory metal film 9S reaching from above the dicing line 2 to above the underlying insulating film 4, and is surrounded by the dicing line 2 on the dicing line 2. The refractory metal film 9S and the passivation film 8 formed in the uppermost layer covering the element region 3 are in direct contact with each other and terminate on the same plane substantially orthogonal to the semiconductor substrate 1. Semiconductor device and manufacturing method thereof.
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置及びその製造
方法、特に最下層の配線が高融点金属膜により形成され
る半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device in which the wiring of the lowermost layer is formed of a refractory metal film and a method of manufacturing the same.
【０００２】半導体装置の大規模化、高集積化に伴って
配線幅は極度に狭められており、配線金属がマイグレー
ションを起こさず、マイグレーションによる断線が防止
されて配線の信頼性が確保される高融点金属配線が実用
されるようになってきた。The wiring width has been extremely narrowed with the increase in scale and integration of semiconductor devices. The wiring metal does not cause migration, so that disconnection due to migration is prevented and the reliability of wiring is ensured. The melting point metal wiring has come into practical use.
【０００３】一方、半導体装置においては、ダイシング
ラインから素子領域の絶縁膜内への水分の拡散による性
能及び信頼性劣化の問題があり、高融点金属配線を用い
て配線の信頼性を高め且つ耐湿性をも高めて総合的信頼
性の高められた半導体装置及びその製造方法が望まれて
いる。On the other hand, in the semiconductor device, there is a problem of deterioration of performance and reliability due to diffusion of moisture from the dicing line into the insulating film in the element region. Therefore, high melting point metal wiring is used to improve the reliability of the wiring and moisture resistance. There is a demand for a semiconductor device and a method of manufacturing the same which are improved in reliability and overall reliability.
【０００４】[0004]
【従来の技術】金属配線にアルミニウム(Al)配線のみを
用いた従来の半導体装置（半導体集積回路）において
は、その耐湿性を向上するために、図３の要部断面図に
示すように、半導体基板１上のダイシングライン２に面
した素子領域３の周縁部即ちチップ周縁部が構成されて
いた。即ち、素子領域３上に半導体基板１に直に接して
形成された下地絶縁膜４の端面4Fを、下地絶縁膜４上に
形成される第１層Al配線（図示せず）と同時に形成した
前記端面4F近傍のダイシングライン２上から同端面4F近
傍の下地絶縁膜４上に達する第１層Al膜耐湿パターン５
で直に覆い、素子領域３及び第１層Al膜耐湿パターン５
上を覆って形成した層間絶縁膜６の端面6Fを、層間絶縁
膜６上に形成される第２層Al配線（図示せず）と同時に
形成した第２層Al膜耐湿パターン７で下地絶縁膜４の端
面4Fと同様に直に覆い、更に最終的に素子領域３上に形
成されるパッシベーション膜８を、素子領域４及び上記
第２層Al膜耐湿パターン７上を覆い、且つ端部8Pがダイ
シングライン２の半導体基板１面に直に接するように形
成した構造である。2. Description of the Related Art In a conventional semiconductor device (semiconductor integrated circuit) using only aluminum (Al) wiring as a metal wiring, in order to improve its moisture resistance, as shown in a sectional view of a main part of FIG. The peripheral portion of the element region 3 facing the dicing line 2 on the semiconductor substrate 1, that is, the peripheral portion of the chip is formed. That is, the end surface 4F of the underlying insulating film 4 formed directly on the element region 3 in direct contact with the semiconductor substrate 1 was formed simultaneously with the first layer Al wiring (not shown) formed on the underlying insulating film 4. First layer Al film moisture resistant pattern 5 reaching from the dicing line 2 near the end face 4F to the underlying insulating film 4 near the end face 4F
Directly covered with the element region 3 and the first layer Al film moisture resistant pattern 5
The end surface 6F of the interlayer insulating film 6 formed so as to cover the upper surface is covered with the second layer Al film moisture-proof pattern 7 formed simultaneously with the second layer Al wiring (not shown) formed on the interlayer insulating film 6 as a base insulating film. 4 as well as the end face 4F, and finally the passivation film 8 formed on the element region 3 is covered on the element region 4 and the second layer Al film moisture resistant pattern 7, and the end portion 8P is The structure is formed so as to directly contact the surface of the semiconductor substrate 1 of the dicing line 2.
【０００５】[0005]
【発明が解決しようとする課題】しかし上記と同様の耐
湿性構造を第１層配線に高融点金属の例えばタングステ
ン(W) 膜を用いる半導体装置において形成しようとする
と、次のような問題を生ずる。However, if a moisture resistant structure similar to that described above is to be formed in a semiconductor device using a refractory metal film such as a tungsten (W) film for the first layer wiring, the following problems occur. .
【０００６】即ち、図４の従来の第１層W 配線を有する
半導体装置の製造工程断面図における、図(a) に示すよ
うに、半導体基板１面が表出するダイシングライン２
と、ダイシングライン２で画定され表面が下地絶縁膜４
で覆われた複数の素子領域（チップ領域）３を有する被
加工半導体基板の全面上にW 膜９を形成し、次いで同図
(b) に示すように、上記W 膜９を、W に対する一般的な
エッチャントである６弗化硫黄(SF6) ガスのプラズマを
用いる異方性ドライエッチング手段により、レジストパ
ターン10A をマスクにしW 配線9Lを形成すると同時に、
レジストパターン10B をマスクにしてW 膜耐湿パターン
9Sを形成する際に、W 膜９はほぼ垂直に異方性エッチン
グされるが、半導体（シリコン）基板１は等方的にエッ
チングされ、且つエッチングレートもW に比べて大きい
ために、半導体基板１が表出しているダイシングライン
２には、W 膜耐湿パターン9Sの下部にアンダカット部11
C を有する深い凹部11が形成される。That is, in the manufacturing process sectional view of the conventional semiconductor device having the first layer W wiring shown in FIG. 4, as shown in FIG.
And the surface defined by the dicing line 2 is the base insulating film 4.
A W film 9 is formed on the entire surface of a semiconductor substrate to be processed having a plurality of element regions (chip regions) 3 covered with
As shown in (b), the W film 9 is masked with the resist pattern 10A by an anisotropic dry etching method using plasma of sulfur hexafluoride (SF 6 ) gas which is a general etchant for W. At the same time as forming the wiring 9L
W film moisture resistant pattern using resist pattern 10B as a mask
When forming 9S, the W film 9 is anisotropically etched almost vertically, but the semiconductor (silicon) substrate 1 is isotropically etched and the etching rate is larger than W. In the dicing line 2 where 1 is exposed, the undercut portion 11 is formed under the W film moisture resistant pattern 9S.
A deep recess 11 with C is formed.
【０００７】そのため、同図(c) に示すように、その後
に形成されるパッシベーション膜を含む上層膜12が上記
W 膜耐湿パターン9Sの表面を完全に覆いきれず、そのた
めに、例えばW 膜耐湿パターン9Sと半導体基板１との接
触距離が短い部分SPを通って下地絶縁膜４中へ水分が侵
入し、拡散して、素子性能が劣化するという問題を生ず
る。Therefore, as shown in FIG. 1C, the upper layer film 12 including a passivation film formed later is formed as described above.
The surface of the W film moisture-proof pattern 9S cannot be completely covered. Therefore, for example, moisture penetrates into the underlying insulating film 4 through the portion SP where the contact distance between the W film moisture-proof pattern 9S and the semiconductor substrate 1 is short, and diffusion occurs. Then, there arises a problem that the device performance is deteriorated.
【０００８】また、上記ダイシングライン２に形成され
る深い凹部による段差によって、層間絶縁膜のコンタク
ト窓を開口する際等のマスクとして形成するレジスト膜
の膜厚が均一にならず、そのためこのレジスト膜にフォ
トリソグラフィにより形成されるコンタクト窓開口用等
のエッチング窓の形状・寸法が場所により変動して、コ
ンタクト窓等のパターニング精度が低下するという問題
も生ずる。Further, due to the step due to the deep recess formed in the dicing line 2, the film thickness of the resist film formed as a mask when opening the contact window of the interlayer insulating film is not uniform, and therefore the resist film is formed. In addition, there also arises a problem that the shape and size of an etching window for opening a contact window formed by photolithography varies depending on the location, and the patterning accuracy of the contact window and the like is reduced.
【０００９】そこで従来、第１層W 配線を形成する際に
ダイシングラインに凹部が形成されるのを避けるべく、
以下に図５の工程断面図を参照して示す第２の方法が提
案された。Therefore, conventionally, in order to avoid forming a recess in the dicing line when forming the first layer W wiring,
A second method shown below with reference to the process sectional view of FIG. 5 was proposed.
【００１０】この方法は、図５(a) に示すように、ダイ
シングライン２上に下地絶縁膜４を残留させた状態で、
同図(b) に示すように第１層W 配線9Lを形成し、次い
で、層間絶縁膜６を形成し、図示しないビアホールの形
成と同時に層間絶縁膜６のダイシングライン２側端面6F
をパターニングし、次いで層間絶縁膜６上に第２層Al配
線7Lを形成すると同時に層間絶縁膜６の端面6Fを直に覆
う第２層Al膜パターン7Sを形成し、次いで、同図(c) に
示すように、この基板の全面上をパッシベーション膜８
で覆った後、最後に、パッシベーション膜８に図示しな
いボンディングパッドを開口する際、同時に、ダイシン
グライン２内のダイシング領域2D上のパッシベーション
膜８と下地絶縁膜４を選択的に除去する方法である。In this method, as shown in FIG. 5A, the underlying insulating film 4 is left on the dicing line 2,
As shown in FIG. 3B, the first layer W wiring 9L is formed, then the interlayer insulating film 6 is formed, and at the same time as the formation of a via hole (not shown), the end surface 6F of the interlayer insulating film 6 on the dicing line 2 side is formed.
And then forming a second layer Al wiring 7L on the interlayer insulating film 6 and simultaneously forming a second layer Al film pattern 7S that directly covers the end face 6F of the interlayer insulating film 6, and then the same figure (c). , The passivation film 8 is formed on the entire surface of this substrate.
Finally, when a bonding pad (not shown) is opened in the passivation film 8 after covering with, the passivation film 8 and the underlying insulating film 4 on the dicing region 2D in the dicing line 2 are selectively removed at the same time. .
【００１１】この方法によれば、ダイシングライン２に
前記凹部11（図４参照）は形成されることがない。しか
し、この方法で形成した時は、図５(c) から明らかなよ
うに、ダイシングライン２に面して耐湿性のないBPSG等
からなる下地絶縁膜４の端面4Fが露出するので、この端
面4Fから水分(H2O) が侵入し下地絶縁膜４中を拡散して
半導体素子の特性を劣化させるという問題を生ずる。According to this method, the recess 11 (see FIG. 4) is not formed in the dicing line 2. However, when it is formed by this method, as is apparent from FIG. 5 (c), the end surface 4F of the underlying insulating film 4 made of BPSG or the like, which has no moisture resistance, is exposed facing the dicing line 2. Moisture (H 2 O) enters from 4F and diffuses in the underlying insulating film 4 to deteriorate the characteristics of the semiconductor element.
【００１２】そこで本発明は、第１層配線に高融点金属
例えばW 膜を用いる半導体装置において、十分な耐湿性
が確保され、且つ形成に際してダイシングラインが深く
エッチングされず、パターニング精度低下の原因となる
段差の低減が図れる半導体装置の耐湿構造及びその形成
方法を提供することを目的とする。In view of the above, the present invention provides a semiconductor device which uses a refractory metal such as a W film for the first layer wiring, ensures sufficient moisture resistance, does not deeply etch the dicing line during formation, and causes a decrease in patterning accuracy. It is an object of the present invention to provide a moisture resistant structure of a semiconductor device and a method for forming the same, which can reduce the difference in level.
【００１３】[0013]
【課題を解決するための手段】上記課題の解決は、第１
層配線層が高融点金属膜からなり、該第１層配線層の下
層に設けられた半導体基板に直に接する下地絶縁膜の該
半導体基板面が表出するダイシングライン側の端面が、
ダイシングライン上から該下地絶縁膜上に達する該高融
点金属膜で直に覆われており、且つ該ダイシングライン
上で、該ダイシングラインに囲まれた素子領域を覆って
最上層に形成されるパッシベーション膜と該高融点金属
膜とが直に接し、且つ該半導体基板とほぼ直交する同一
面上において終端している本発明による半導体装置、若
しくは、半導体基板面が表出するダイシングラインと該
ダイシングラインに囲まれ大部分が該半導体基板に直に
接する下地絶縁膜に覆われた素子領域とを有する被加工
半導体基板の全面上に高融点金属膜を形成する工程、該
高融点金属膜をパターニングして該下地絶縁膜上に該高
融点金属膜からなる第１層配線を形成すると同時に、該
下地絶縁膜の該ダイシングライン近傍領域上から該ダイ
シングライン上を直に覆う高融点金属膜パターンを形成
する工程、該被加工半導体基板上に、該素子領域上から
延在し、且つ該ダイシングライン上において該高融点金
属膜パターンに直に接するパッシベーション膜を形成す
る工程、弗化炭素を主とするガスのプラズマを用い、該
パッシベーション膜にパッド用開口を形成すると同時
に、該ダイシングラインにおけるダイシング領域上の該
パッシベーション膜及び高融点金属膜を選択的に、一括
除去する工程を有する本発明による半導体装置の製造方
法によって達成される。[Means for Solving the Problems]
The layer wiring layer is made of a refractory metal film, and the end surface on the dicing line side where the semiconductor substrate surface of the underlying insulating film directly contacting the semiconductor substrate provided in the lower layer of the first wiring layer is exposed,
A passivation layer which is directly covered with the refractory metal film reaching from the dicing line to the underlying insulating film, and which is formed on the dicing line and covers the element region surrounded by the dicing line in the uppermost layer. A semiconductor device according to the present invention in which a film and the refractory metal film are in direct contact with each other and terminate on the same plane substantially orthogonal to the semiconductor substrate, or a dicing line and a dicing line exposed from the semiconductor substrate surface. Forming a refractory metal film on the entire surface of a semiconductor substrate to be processed having an element region surrounded by a substrate and most of which is in direct contact with the semiconductor substrate and covered with a base insulating film; patterning the refractory metal film; Forming a first-layer wiring made of the refractory metal film on the underlying insulating film, and at the same time, from the region near the dicing line of the underlying insulating film to the dicing line. A step of forming a refractory metal film pattern covering the substrate, a passivation film extending from the element region and directly contacting the refractory metal film pattern on the dicing line is formed on the semiconductor substrate to be processed. Step, using a plasma of gas mainly containing carbon fluoride, forming a pad opening in the passivation film, and at the same time, selectively removing the passivation film and the refractory metal film on the dicing region in the dicing line all together. This is achieved by the method for manufacturing a semiconductor device according to the present invention, which has the step of
【００１４】[0014]
【作用】図１は本発明の原理説明用断面図である。図
中、１は半導体（例えばシリコン）基板、２はダイシン
グライン、３は素子（チップ）領域、４は下地絶縁膜、
4Fは下地絶縁膜の端面、9Sは高融点金属（例えばW)膜耐
湿パターン、６は層間絶縁膜、6Fは層間絶縁膜の端面、
7Sは第２層Al膜耐湿パターン、８はパッシベーション
膜、8Fはパッシベーション膜の端面を示す。1 is a sectional view for explaining the principle of the present invention. In the figure, 1 is a semiconductor (for example, silicon) substrate, 2 is a dicing line, 3 is an element (chip) region, 4 is a base insulating film,
4F is an end face of the base insulating film, 9S is a high melting point metal (for example, W) film moisture resistant pattern, 6 is an interlayer insulating film, 6F is an end face of the interlayer insulating film,
7S is a moisture resistant pattern of the second layer Al film, 8 is a passivation film, and 8F is an end face of the passivation film.
【００１５】この図のように本発明の耐湿構造において
は、耐湿性のない下地絶縁膜４の端面4Fをダイシングラ
イン２の半導体基板１面上から上記端面4F近傍の下地絶
縁膜４上に延在する高融点金属膜耐湿パターン9Sで覆う
ことにより、下地絶縁膜４の端面4Fから素子領域３上に
水分が侵入拡散するのを阻止する。また、高融点金属耐
湿パターン9Sを形成するための高融点金属膜は当初ダイ
シングライン２上を完全に覆うように形成しておき、パ
ッシベーション膜８を基板の全面上に形成した後、この
パッシベーション膜８に弗素を含んだガスのプラズマに
よってボンディングパッドを開口する際、同時にダイシ
ングライン２の実際にダイシングに用いられる領域2D上
のパッシベーション膜８とその下部の高融点金属膜とを
選択的に除去することにより、パッシベーション膜８の
端面8Fと高融点金属膜耐湿パターン9Sの端面9Fとを同一
垂直面上で終端させるように形成する。このようにする
ことにより、高融点金属膜耐湿パターン9Sのパターニン
グに際しダイシングライン２に表出し弗化炭素ガスのプ
ラズマに対してSF6 に比較して耐性を有する半導体（例
えばシリコン）基板１面は深くエッチングされることが
ない。As shown in the figure, in the moisture resistant structure of the present invention, the end surface 4F of the base insulating film 4 having no moisture resistance is extended from the surface of the semiconductor substrate 1 of the dicing line 2 onto the base insulating film 4 near the end surface 4F. By covering the existing high melting point metal film moisture resistant pattern 9S, moisture is prevented from entering and diffusing from the end surface 4F of the base insulating film 4 onto the element region 3. Further, the refractory metal film for forming the refractory metal moisture resistant pattern 9S is initially formed so as to completely cover the dicing line 2, the passivation film 8 is formed on the entire surface of the substrate, and then the passivation film is formed. When the bonding pad is opened by the plasma of the gas containing fluorine in 8, the passivation film 8 on the region 2D of the dicing line 2 which is actually used for dicing and the refractory metal film thereunder are selectively removed. Thus, the end surface 8F of the passivation film 8 and the end surface 9F of the high melting point metal film moisture resistant pattern 9S are formed so as to terminate on the same vertical surface. By doing so, when the refractory metal film moisture resistant pattern 9S is patterned, the surface of the semiconductor (for example, silicon) substrate 1 which is exposed to the dicing line 2 and has resistance to plasma of carbon fluoride gas as compared with SF 6 is It is not deeply etched.
【００１６】また、上記構造では、ダイシングライン２
側に表出しているのが耐湿性を有する高融点金属膜耐湿
パターン9S及びパッシベーション膜８であり、素子領域
３の上面はパッシベーション膜８で覆われ、且つ半導体
（例えばシリコン）基板１と高融点金属（例えば W）膜
耐湿パターン9S、及び高融点金属（例えば W）耐湿パタ
ーン9Sとパッシベーション膜８の密着性はきわめて良
く、更にまた、耐湿性のない下地絶縁膜４の端面も上記
高融点金属（例えば W）膜耐湿パターン9Sに覆われてい
るので、外部から素子領域３に水分が侵入拡散すること
はなく、素子特性の経時的劣化は防止される。Further, in the above structure, the dicing line 2
The moisture-resistant high-melting-point metal film moisture-proof pattern 9S and the passivation film 8 are exposed to the side, the upper surface of the element region 3 is covered with the passivation film 8, and the semiconductor (for example, silicon) substrate 1 and high-melting point The metal (eg W) film moisture resistant pattern 9S and the high melting point metal (eg W) moisture resistant pattern 9S and the passivation film 8 have very good adhesion, and the end face of the base insulating film 4 which is not moisture resistant also has the above high melting point metal. Since it is covered with the (for example W) film moisture-proof pattern 9S, moisture does not infiltrate into the element region 3 from the outside and deterioration of the element characteristics with time is prevented.
【００１７】[0017]
【実施例】以下本発明を、図２に示す一実施例の製造工
程断面図を参照し、具体的に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to manufacturing process sectional views of one embodiment shown in FIG.
【００１８】前記、図１に示したような本発明の特徴を
有する半導体装置は、例えば以下に述べる方法により形
成される。 図２(a) 参照 即ち、シリコン(Si)基板11内に図示しない半導体素子が
形成され、上面が例えば厚さ1000Å程度のCVD-SiO2膜と
厚さ5000Å程度のBPSG膜とよりなる下地絶縁膜14に覆わ
れ、この下地絶縁膜14に図示しないコンタクト窓が形成
された複数の素子（チップ）領域13と、それら素子領域
13を画定するSi面の露出したダイシングライン12とを有
する半導体被加工基板上に、通常のスパッタ法により例
えば厚さ3000Å程度のW 膜19を形成する。The semiconductor device having the features of the present invention as shown in FIG. 1 is formed, for example, by the method described below. Refer to FIG. 2 (a). That is, a semiconductor element (not shown) is formed in a silicon (Si) substrate 11, and an upper surface is a base insulation film composed of a CVD-SiO 2 film having a thickness of about 1000Å and a BPSG film having a thickness of about 5000Å, for example. A plurality of element (chip) regions 13 covered with the film 14 and having contact windows (not shown) formed in the base insulating film 14, and the element regions.
A W film 19 having a thickness of, for example, about 3000 Å is formed on a semiconductor substrate having a dicing line 12 having an exposed Si surface defining 13 by a normal sputtering method.
【００１９】図２(b) 参照 次いで、通常のフォトリソグラフィ手段により形成した
図示しないレジストパターンをマスクにし、弗素(F) を
含むガス、例えば６弗化硫黄(SF6) を用い−40℃程度の
低温リアクティブイオンエッチング(RIE) 処理により前
記W 膜19を選択的にエッチング除去し、下地絶縁膜14上
の第１層W 配線19L とダイシングライン12上から下地絶
縁膜14の端面14FA 覆いその端部上に延在するW 膜パタ
ーン19Dを形成する。Referring to FIG. 2 (b), a resist pattern (not shown) formed by ordinary photolithography is used as a mask and a gas containing fluorine (F), for example, sulfur hexafluoride (SF 6 ) is used at about -40 ° C. The W film 19 is selectively removed by the low temperature reactive ion etching (RIE) process described above, and the first layer W wiring 19L on the base insulating film 14 and the end face 14FA of the base insulating film 14 from the dicing line 12 are covered. A W film pattern 19D extending on the edge is formed.
【００２０】図２(c) 参照 次いで、上記被加工基板上にCVD 法により例えばSiO2よ
りなる厚さ１μｍ程度の層間絶縁膜16を形成し、次いで
通常通り、例えばCF4/CHF3＝1/1 組成のエッチングガス
を用いるRIE 処理により、前記層間絶縁膜16に図示しな
いコンタクト窓を形成すると同時にこの層間絶縁膜16の
ダイシング12側端部をW 膜パターン9D上でパターニング
し（16F は層間絶縁膜の端面) 、次いで通常のアルミニ
ウム(Al)配線の形成方法に従って、層間絶縁膜16上にAl
若しくはその合金からなる第２層Al配線17L を形成する
と同時に、層間絶縁膜16の端部を選択的に覆い、ダイシ
ングライン12上を覆うW 膜パターン9D上に達する第２層
Al耐湿パターン17S を形成する。Next, as shown in FIG. 2 (c), an interlayer insulating film 16 made of, for example, SiO 2 and having a thickness of about 1 μm is formed on the substrate to be processed by the CVD method, and then, as usual, for example, CF 4 / CHF 3 = 1. A RIE process using an etching gas with a composition of / 1 is used to form a contact window (not shown) in the interlayer insulating film 16 and at the same time, the end of the interlayer insulating film 16 on the dicing 12 side is patterned on the W film pattern 9D (16F is an interlayer insulating film). The end surface of the insulating film), then Al on the interlayer insulating film 16 according to the normal method of forming aluminum (Al) wiring.
Alternatively, the second layer Al wiring 17L made of an alloy thereof is formed, and at the same time, the edge of the interlayer insulating film 16 is selectively covered and the second layer reaching the W film pattern 9D that covers the dicing line 12 is formed.
An Al moisture resistant pattern 17S is formed.
【００２１】図２(d) 参照 次いで、この被加工基板の全面上にCVD 法により例えば
厚さ１μｍ程度の酸化窒化シリコン(SiON)からなるパッ
シベーション膜18を形成し、次いで、図示しないレジス
ト膜をマスクにし、弗素(F) 系のガス例えば４弗化炭素
(CF4) ガス（CHF3を20％程度混入してもよい）によるプ
ラズマエッチングまたはRIE 処理により、パッシベーシ
ョン膜８にボンディングパッドを表出する開口（図示せ
ず）を形成すると同時にパッシベーション膜18のダイシ
ングライン12側端部をダイシングライン12上を覆うW 膜
パターン19D 上でパターニングし、更に同一レジスト膜
をマスクにしてオーバエッチングを行い下部のW 膜パタ
ーン19D のダイシングライン12側端部を前記パッシベー
ション膜18の端面18F に整合してパターニングする。こ
こで、下地絶縁膜14のダイシングライン12側端部を覆い
パッシベーション膜18と同一垂直面で終端するW 膜耐湿
パターン19S が形成される。19F はW 膜耐湿パターン19
S のダイシングライン12側端面を示す。Next, as shown in FIG. 2D, a passivation film 18 made of silicon oxynitride (SiON) having a thickness of, for example, about 1 μm is formed on the entire surface of the substrate to be processed by a CVD method, and then a resist film (not shown) is formed. Fluorine (F) gas such as carbon tetrafluoride as a mask
An opening (not shown) for exposing the bonding pad is formed in the passivation film 8 by plasma etching or RIE treatment with (CF 4 ) gas (CHF 3 may be mixed in about 20%) and at the same time the passivation film 18 is formed. The end portion on the dicing line 12 side is patterned on the W film pattern 19D that covers the dicing line 12, and overetching is performed using the same resist film as a mask, and the end portion on the dicing line 12 side of the lower W film pattern 19D is passivated. The end face 18F of the film 18 is aligned and patterned. Here, a W film moisture resistant pattern 19S is formed which covers the end portion of the base insulating film 14 on the dicing line 12 side and terminates in the same vertical plane as the passivation film 18. 19F is W film moisture resistance pattern 19
The end surface of S on the dicing line 12 side is shown.
【００２２】なお、このパターニングによりダイシング
ライン12のSi面を表出させる領域の幅は実際にダイシン
グに必要な領域12D の幅とする。また、上記パッド開口
により開口内に表出したAl若しくはその合金からなる図
示しないボンディングパッド面は、F 系のガスプラズマ
に対して強いエッチング耐性を有するので、パッシベー
ション膜18パターニング後のW 膜パターン19D のパター
ニングに際してのオーバエッチングにおいて殆どエッチ
ングされることはない。The width of the region where the Si surface of the dicing line 12 is exposed by this patterning is the width of the region 12D actually required for dicing. In addition, since the bonding pad surface (not shown) made of Al or its alloy exposed in the opening due to the pad opening has a strong etching resistance against the F 2 gas plasma, the W film pattern 19D after patterning the passivation film 18 is formed. Almost no etching is performed in over-etching when patterning.
【００２３】更にまた、Siも上記CF4 ガスのプラズマに
対してSF6 に比較して強いエッチング耐性を有するの
で、上記W 膜パターン9Dのパターニングに際してダイシ
ングライン12に表出するSi基板11面が大きくエッチング
されることはなく、ダイシングライン12に深い凹部は形
成されない。Furthermore, since Si also has a stronger etching resistance to the plasma of CF 4 gas than SF 6 , the surface of the Si substrate 11 exposed on the dicing line 12 at the time of patterning the W film pattern 9D is The dicing line 12 is not deeply etched and a deep recess is not formed.
【００２４】上記実施例に示したような本発明に係る製
造方法により形成される本発明の半導体装置は、図１及
び図２(d) に示すように、ダイシングライン２或いは12
側に表出しているのは耐湿性を有する高融点金属膜耐湿
パターン9S或いは19S 及びパッシベーション膜８或いは
18であり、素子領域３の上面はパッシベーション膜８或
いは18で覆われ、且つ半導体（例えばSi）基板１或いは
11と高融点金属（例えば W）膜耐湿パターン9S或いは19
S 、及び高融点金属（例えば W）耐湿パターン9S或いは
19S とパッシベーション膜８或いは18との密着性はきわ
めて良く、更にまた、耐湿性のない下地絶縁膜４の端面
も上記高融点金属（例えば W）膜耐湿パターン9S或いは
19S に覆われているので、外部から素子領域３に水分が
侵入拡散することはなく、素子特性の経時的劣化は防止
される。The semiconductor device of the present invention formed by the manufacturing method according to the present invention as shown in the above embodiment has a dicing line 2 or 12 as shown in FIGS. 1 and 2 (d).
Shown on the side is a moisture-resistant high-melting-point metal film moisture-proof pattern 9S or 19S and a passivation film 8 or
18, the upper surface of the element region 3 is covered with the passivation film 8 or 18, and the semiconductor (eg, Si) substrate 1 or
11 and refractory metal (eg W) film Moisture resistant pattern 9S or 19
S, and refractory metal (eg W) moisture resistant pattern 9S or
The adhesion between the 19S and the passivation film 8 or 18 is very good, and the end face of the base insulating film 4 which is not moisture resistant also has the high melting point metal (eg W) film moisture resistant pattern 9S or
Since it is covered with 19S, moisture does not enter and diffuse into the element region 3 from the outside, and deterioration of the element characteristics over time is prevented.
【００２５】前記実施例に示したように本発明の構造を
形成する際、ダイシングライン２或いは12に深い凹部が
形成されることがないので、表面段差に起因する各種パ
ターンのパターニング精度の低下も防止される。When the structure of the present invention is formed as shown in the above-mentioned embodiment, no deep recess is formed in the dicing line 2 or 12, so that the patterning accuracy of various patterns is lowered due to the surface step. To be prevented.
【００２６】なお、耐湿パターンに用いられる高融点金
属は実施例に示したW に限られるものではなく、チタン
(Ti)、タンタル(Ta)、白金(Pt)等の他の高融点金属を用
いてもよい。The refractory metal used for the moisture resistant pattern is not limited to W shown in the embodiment, but titanium can be used.
Other refractory metals such as (Ti), tantalum (Ta), platinum (Pt) may be used.
【００２７】[0027]
【発明の効果】以上説明したように本発明によれば、高
融点金属を下層の配線に用いる半導体装置において、製
造工程における各種パターンのパターニング精度の低下
を伴わずにその耐湿性を向上させることができる。従っ
て本発明は、下層に高融点金属配線を用いて高集積化が
図られる半導体装置の信頼性向上に寄与するところが大
きい。As described above, according to the present invention, it is possible to improve the moisture resistance of a semiconductor device using a refractory metal for an underlying wiring without lowering the patterning accuracy of various patterns in the manufacturing process. You can Therefore, the present invention largely contributes to the improvement of the reliability of the semiconductor device which is highly integrated by using the refractory metal wiring as the lower layer.
【図１】 本発明の原理説明用断面図FIG. 1 is a sectional view for explaining the principle of the present invention.
【図２】 本発明の方法の一実施例の工程断面図FIG. 2 is a process sectional view of an embodiment of the method of the present invention.
【図３】 アルミニウム配線のみを用いる従来の半導体
装置の要部断面図FIG. 3 is a sectional view of a main part of a conventional semiconductor device using only aluminum wiring.
【図４】 従来の第１層W 配線を有する半導体装置の製
造工程断面図FIG. 4 is a sectional view of a manufacturing process of a conventional semiconductor device having a first layer W wiring.
【図５】 従来提案された問題点除去方法の工程断面図FIG. 5 is a process sectional view of a conventionally proposed problem-eliminating method.
１ 半導体基板 ２ ダイシングライン 2D ダイシング領域 ３ 素子（チップ）領域 ４ 下地絶縁膜 ６ 層間絶縁膜 6F 層間絶縁膜の端面 7S 第２層Al耐湿パターン ８ パッシベーション膜 8F パッシベーション膜の端面 9S 高融点金属膜耐湿パターン 9F 高融点金属膜耐湿パターンの端面 1 Semiconductor Substrate 2 Dicing Line 2D Dicing Area 3 Element (Chip) Area 4 Base Insulating Film 6 Interlayer Insulating Film 6F End Face of Interlayer Insulating Film 7S Second Layer Al Moisture Resistant Pattern 8 Passivation Film 8F End Face of Passivation Film 9S Refractory Metal Film Moisture Resistant Pattern 9F High melting point metal film end face of moisture resistant pattern
Claims (2)
該第１層配線層の下層に設けられ、半導体基板に直に接
する下地絶縁膜の、該半導体基板面が表出するダイシン
グライン側の端面が、ダイシングライン上から該下地絶
縁膜上に達する該高融点金属膜で直に覆われており、且
つ該ダイシングライン上で、該ダイシングラインに囲ま
れた素子領域を覆って最上層に形成されるパッシベーシ
ョン膜と該高融点金属膜とが直に接し、且つ該半導体基
板とほぼ直交する同一面上において終端していることを
特徴とする半導体装置。1. The first wiring layer is made of a refractory metal film,
An end surface of a base insulating film, which is provided below the first wiring layer and is in direct contact with the semiconductor substrate, on the side of the dicing line where the semiconductor substrate surface is exposed reaches from the dicing line to the base insulating film. The refractory metal film is directly covered with the refractory metal film, and the passivation film formed on the uppermost layer covering the element region surrounded by the dicing line is in direct contact with the refractory metal film. And a semiconductor device terminating on the same plane substantially orthogonal to the semiconductor substrate.
ンと該ダイシングラインに囲まれ大部分が該半導体基板
に直に接する下地絶縁膜に覆われた素子領域とを有する
被加工半導体基板の全面上に高融点金属膜を形成する工
程、 該高融点金属膜をパターニングして該下地絶縁膜上に該
高融点金属膜からなる第１層配線を形成すると同時に、
該下地絶縁膜の該ダイシングライン近傍領域上から該ダ
イシングライン上を直に覆う高融点金属膜パターンを形
成する工程、 該被加工半導体基板上に、該素子領域上から延在し、且
つ該ダイシングライン上において該高融点金属膜パター
ンに直に接するパッシベーション膜を形成する工程、 弗化炭素を主とするガスのプラズマを用い、該パッシベ
ーション膜にパッド用開口を形成すると同時に、該ダイ
シングラインにおけるダイシング領域上の該パッシベー
ション膜及び高融点金属膜を選択的に、一括除去する工
程を有することを特徴とする半導体装置の製造方法。2. A whole surface of a semiconductor substrate to be processed having a dicing line which exposes a semiconductor substrate surface and an element region which is surrounded by the dicing line and is mostly covered with a base insulating film which is in direct contact with the semiconductor substrate. A step of forming a refractory metal film in the step of patterning the refractory metal film to form a first layer wiring made of the refractory metal film on the base insulating film,
A step of forming a refractory metal film pattern that directly covers the dicing line from a region near the dicing line of the underlying insulating film; extending from the element region on the semiconductor substrate to be processed; Forming a passivation film in direct contact with the refractory metal film pattern on the line, forming a pad opening in the passivation film by using plasma of a gas mainly containing carbon fluoride, and at the same time dicing in the dicing line A method of manufacturing a semiconductor device, comprising a step of selectively removing the passivation film and the refractory metal film on a region all together.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24533992A JPH0697165A (en) | 1992-09-16 | 1992-09-16 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24533992A JPH0697165A (en) | 1992-09-16 | 1992-09-16 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697165A true JPH0697165A (en) | 1994-04-08 |
Family
ID=17132203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24533992A Withdrawn JPH0697165A (en) | 1992-09-16 | 1992-09-16 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697165A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122558A (en) * | 1993-10-27 | 1995-05-12 | Nec Corp | Semiconductor device |
| WO2002097868A3 (en) * | 2001-06-01 | 2004-04-08 | Koninkl Philips Electronics Nv | Integrated circuit having an energy-absorbing structure |
| JP2004319860A (en) * | 2003-04-18 | 2004-11-11 | Renesas Technology Corp | Manufacturing method of semiconductor device, and semiconductor device |
| CN100338743C (en) * | 2003-03-27 | 2007-09-19 | 株式会社东芝 | Semiconductor device and mfg. method thereof |
-
1992
- 1992-09-16 JP JP24533992A patent/JPH0697165A/en not_active Withdrawn
Cited By (5)
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| US8008779B2 (en) | 2003-03-27 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
| JP2004319860A (en) * | 2003-04-18 | 2004-11-11 | Renesas Technology Corp | Manufacturing method of semiconductor device, and semiconductor device |
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