JPH0697192A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0697192A
JPH0697192A JP5175400A JP17540093A JPH0697192A JP H0697192 A JPH0697192 A JP H0697192A JP 5175400 A JP5175400 A JP 5175400A JP 17540093 A JP17540093 A JP 17540093A JP H0697192 A JPH0697192 A JP H0697192A
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JP
Japan
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forming
gate electrode
contact hole
interlayer insulating
oxide film
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JP5175400A
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Eita Kinoshita
英太 木下
Makoto Motoyoshi
真 元吉
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JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
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Publication date
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Abstract

(57)【要約】 【目的】 ショートチャネル効果を抑制すると共に、高
速化、微細化が向上した半導体装置及びその製造方法を
提供する。 【構成】 半導体基板１上のゲート電極７をマスクとし
て不純物注入を行い、低濃度不純物層を形成した後、ゲ
ート電極７及びゲート酸化膜６の側面に、層間絶縁膜１
３との選択比が大きい膜からなるサイドウォール８を形
成した後、全面に層間絶縁膜１３を形成し、これに側壁
の一部がサイドウォール８及びフィールド酸化膜２から
なるコンタクト孔１８を形成し、コンタクト孔１８を通
して不純物注入を行い、高濃度不純物層を形成した。。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関わり、特に、ＭＯＳ（Metal Oxide Semicond
uctor ）トランジスタに代表される微細なＭＩＳ（Meta
l InsulatorSemiconductor ）型半導体装置の構造及び
その製造方法に関する。
【０００２】
【従来の技術】従来から、ＬＳＩの高集積化や高速化に
伴い、ＭＯＳトランジスタの微細化が急速に進んでい
る。このような微細な半導体装置では、ゲート長が極め
て短くなるため、ソース及びドレイン間の耐圧の低下、
しきい値電圧の低下、ホットキャリア耐性の低下などの
問題が生じている。そこで、このような問題を解決する
ため、様々な方法が紹介されている。
【０００３】その一例として、Ｓ．ＯＧＵＲＡらが、
『ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ，ＥＤ−１６，１３５９頁，１９８０年発行』で
開示しているように、ソース及びドレインのゲート側近
傍の不純物濃度を低下（低濃度不純物層を形成）させる
ことで、低濃度不純物層及び高濃度不純物層からなるソ
ース及びドレインを形成したＬＤＤ（Lightly Doped Dr
ain ）型ＭＯＳトランジスタ構造が紹介されている。
【０００４】このＬＤＤ型ＭＯＳトランジスタ構造は、
前記低濃度不純物層が、ソース及びドレインのゲート側
近傍での電界集中を抑制し、ソース及びドレイン間の耐
圧低下、しきい値電圧の低下、ホットキャリアの発生を
防止する効果を有している。そして、このＬＤＤ型ＭＯ
Ｓトランジスタは、通常、半導体基板上に形成したゲー
ト電極をマスクとして、当該半導体基板に不純物をイオ
ン注入することで、自己整合的に低濃度不純物層を形成
し、当該低濃度不純物層を形成した後のゲート電極側面
にサイドウォールを形成し、このサイドウォール及びゲ
ート電極をマスクとして、前記半導体基板に不純物を形
成することで、自己整合的に高濃度不純物層の形成を行
っている。
【０００５】また、Ｔ．ＭＩＺＵＮＯらは、『ＩＥＤＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，６１３頁，１９
８９年発行』で、前記低濃度不純物層及び高濃度不純物
層の形成に利用するサイドウォールとして、誘電率の高
い材料を用いた方が、ゲートフリンジ部での電界が大き
くなり、ドレイン端の電界が緩和される結果、より耐圧
が向上することを報告している。
【０００６】
【発明が解決しようとする課題】しかしながら、前記Ｌ
ＤＤ型ＭＯＳトランジスタ構造では、前記低濃度不純物
層及び高濃度不純物層を形成した後、前記不純物の活性
化を行うための熱処理工程、高温で行う層間絶縁膜形成
工程、ガラス膜等のリフローを行うための熱処理工程な
ど、複数の熱処理工程が行われる。このため、前記ＬＤ
Ｄ型ＭＯＳトランジスタ構造は、ソース及びドレイン間
の耐圧低下、しきい値電圧の低下、ホットキャリアの発
生を防止するための構造であるにもかかわらず、前記熱
処理工程時に、前記低濃度不純物層及び高濃度不純物層
内の不純物が拡散し、実効チャネル長が短くなり、ショ
ートチャネル効果が顕著に現れ、前記効果が達成できな
いという問題があった。
【０００７】本発明は、このような問題を解決すること
を課題とするものであり、ショートチャネル効果を抑制
すると共に、高速化、微細化が向上した半導体装置及び
その製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、請求項１記載の発明は、半導体基板上のゲート酸化
膜上に形成したゲート電極と、低濃度不純物層及び高濃
度不純物層からなるソース及びドレインと、前記ゲート
電極及びゲート酸化膜の側面に形成したサイドウォール
と、を備え、前記半導体基板、ゲート電極及びサイドウ
ォール上に形成した層間絶縁膜に、前記ソース及びドレ
インと接続するコンタクト孔を開口した半導体装置にお
いて、前記サイドウォールは、前記層間絶縁膜との選択
比が大きい性質を有する膜からなると共に、前記コンタ
クト孔の側壁の少なくとも一部を形成し、前記高濃度不
純物層は、当該コンタクト孔に対して自己整合的に形成
されてなることを特徴とする半導体装置を提供するもの
である。
【０００９】そしてまた、請求項２記載の発明は、前記
コンタクト孔の側壁の少なくとも一部が、フィールド酸
化膜からなることを特徴とする半導体装置を提供するも
のである。また、請求項３記載の発明は、前記サイドウ
ォールがシリコン窒化膜からなることを特徴とする半導
体装置を提供するものである。
【００１０】そして、請求項４記載の発明は、前記サイ
ドウォールが多結晶シリコン膜からなることを特徴とす
る半導体装置を提供するものである。さらに、請求項５
記載の発明は、半導体基板上にゲート酸化膜を介してゲ
ート電極を形成する第１工程と、前記ゲート電極をマス
クとして、前記半導体基板にイオン注入を行い、低濃度
不純物層を形成する第２工程と、前記イオン注入後のゲ
ート電極及びゲート酸化膜の側面に、層間絶縁膜との選
択比が大きい性質を有する膜からなるサイドウォールを
形成する第３工程と、前記サイドウォールを形成した
後、全面に層間絶縁膜を形成する第４工程と、前記層間
絶縁膜に、側壁の少なくとも一部が前記サイドウォール
からなるコンタクト孔を開口する第５工程と、前記コン
タクト孔が開口された層間絶縁膜及びサイドウォールを
マスクとしてイオン注入を行い、高濃度不純物層を形成
する第６工程と、前記高濃度不純物層が形成された半導
体基板に、熱処理を行う第７工程と、を含むことを特徴
とする半導体装置の製造方法を提供するものである。
【００１１】また、請求項６記載の発明は、半導体基板
上に、ゲート酸化膜を介してゲート電極を形成する第１
工程と、前記ゲート電極をマスクとして、前記半導体基
板にイオン注入を行い、低濃度不純物層を形成する第２
工程と、前記イオン注入後のゲート電極及びゲート酸化
膜の側面に、層間絶縁膜との選択比が大きい性質を有す
る膜からなるサイドウォールを形成する第３工程と、前
記サイドウォールを形成した後、全面に層間絶縁膜を形
成する第４工程と、前記層間絶縁膜に、側壁の少なくと
も一部が前記サイドウォール及びフィールド酸化膜から
なるコンタクト孔を開口する第５工程と、前記コンタク
ト孔が開口された層間絶縁膜、サイドウォール及びフィ
ールド酸化膜をマスクとしてイオン注入を行い、高濃度
不純物層を形成する第６工程と、前記高濃度不純物層が
形成された半導体基板に、熱処理を行う第７工程と、を
含むことを特徴とする半導体装置の製造方法を提供する
ものである。
【００１２】さらに、請求項７記載の発明は、半導体基
板上にゲート酸化膜を介してゲート電極を形成する第１
工程と、前記ゲート電極の表面に酸化膜を形成する第２
工程と、前記酸化膜が形成されたゲート電極をマスクと
して、前記半導体基板にイオン注入を行い、低濃度不純
物層を形成する第３工程と、前記イオン注入後、前記ゲ
ート電極の側面に形成された酸化膜及びゲート酸化膜の
側面に、多結晶シリコン膜からなるサイドウォールを形
成する第４工程と、前記サイドウォールを形成した後、
全面に層間絶縁膜を形成する第５工程と、前記層間絶縁
膜に、側壁の少なくとも一部が前記サイドウォールから
なるコンタクト孔を開口する第６工程と、前記コンタク
ト孔が開口された層間絶縁膜及びサイドウォールをマス
クとしてイオン注入を行い、高濃度不純物層を形成する
第７工程と、前記高濃度不純物層が形成された半導体基
板に、熱処理を行う第８工程と、を含むことを特徴とす
る半導体装置の製造方法を提供するものである。
【００１３】さらに、請求項８記載の発明は、半導体基
板上にゲート酸化膜を介してゲート電極を形成する第１
工程と、前記ゲート電極の表面に酸化膜を形成する第２
工程と、前記酸化膜が形成されたゲート電極をマスクと
して、前記半導体基板にイオン注入を行い、低濃度不純
物層を形成する第３工程と、前記イオン注入後、前記ゲ
ート電極の側面に形成された酸化膜及びゲート酸化膜の
側面に、多結晶シリコン膜からなるサイドウォールを形
成する第４工程と、前記サイドウォールを形成した後、
全面に層間絶縁膜を形成する第５工程と、前記層間絶縁
膜に、側壁の少なくとも一部が前記サイドウォール及び
フィールド酸化膜からなるコンタクト孔を開口する第６
工程と、前記コンタクト孔が開口された層間絶縁膜及び
サイドウォールをマスクとしてイオン注入を行い、高濃
度不純物層を形成する第７工程と、前記高濃度不純物層
が形成された半導体基板に、熱処理を行う第８工程と、
を含むことを特徴とする半導体装置の製造方法を提供す
るものである。
【００１４】
【作用】請求項１記載の半導体装置は、前記サイドウォ
ールが、前記層間絶縁膜との選択比が大きい性質を有す
る膜からなると共に、前記コンタクト孔の側壁の少なく
とも一部を形成し、前記高濃度不純物層は、当該コンタ
クト孔に対して自己整合的に形成されてなるため、フォ
トリソグラフィー装置の位置合わせ精度にかかわらず、
ゲート電極とコンタクト孔との間隔、即ち、ソース及び
ドレインの面積が縮小される。従って、半導体装置の平
面寸法が縮小される。さらに、ソース及びドレインとウ
エルとの接合面積が小さくなるため、ソース及びドレイ
ンとウエルとの接合容量が低減される。
【００１５】さらに、ソース及びドレインに接続する金
属配線層が、サイドウォール端部まで形成されるため、
ソース及びドレインの寄生抵抗が低減される。従って、
デバイスの高速化が達成されると共に、デバイス特性の
バラツキが抑制される。また、請求項１記載の半導体装
置は、ＬＤＤ構造を備えているため、前記作用に加え、
ホットキャリア耐性の向上に支障を来すことがない。
【００１６】そして、請求項２記載の半導体装置は、コ
ンタクト孔の側壁の少なくとも一部が、前記サイドウォ
ールからなると共に、フィールド酸化膜からなるため、
前記作用に加え、ゲート電極とフィールド酸化膜との間
隔、即ち、ソース及びドレインの高濃度不純物層の面積
がさらに縮小される。そして、請求項３記載の半導体装
置は、シリコン窒化膜からなるサイドウォールを備えて
いるため、前記作用に加え、ドレイン近傍での電界が緩
和される。従って、ホットキャリアの発生が抑制され、
ホットキャリア耐性が向上される。
【００１７】即ち、シリコン窒化膜は、層間絶縁膜との
選択比が非常に大きい性質を有すると共に、絶縁性を有
する。従って、前記サイドウォールをシリコン窒化膜で
形成した場合は、コンタクト孔の形成が容易であると共
に、当該コンタクト孔とゲート電極との絶縁性が充分に
確保される。また、請求項４記載の半導体装置は、多結
晶シリコン膜からなるサイドウォールを備えているた
め、前記作用に加え、耐圧が向上される。
【００１８】即ち、多結晶シリコン膜は、層間絶縁膜と
の選択比が非常に大きい性質を有すると共に、誘電率が
高い。従って、前記サイドウォールを多結晶シリコン膜
で形成した場合は、コンタクト孔の形成が容易であると
共に、耐圧が向上される。この時、前記コンタクト孔と
ゲート電極との絶縁性を充分に確保するため、当該ゲー
ト電極の表面を酸化膜で覆うことが望ましい。
【００１９】そしてまた、請求項５記載の半導体装置の
製造方法によれば、前記低濃度不純物層形成後のゲート
電極及びゲート酸化膜の側面に、層間絶縁膜との選択比
が大きい性質を有する膜からなるサイドウォールを形成
し、その後全面に形成した層間絶縁膜に、側壁の少なく
とも一部が前記サイドウォールからなるコンタクト孔を
開口するため、当該コンタクト孔開口時に、前記サイド
ウォールが侵されることがなく、ゲート電極とコンタク
ト孔との間隔、即ち、ソース及びドレインの面積が縮小
される。このため、ソース及びドレインとウエルとの接
合面積が小さくなり、ソース及びドレインとウエルとの
接合容量が低減される。
【００２０】また、ソース及びドレインに接続する金属
配線層が、サイドウォール端部まで形成されるため、ソ
ース及びドレインの寄生抵抗が低減される。従って、デ
バイスの高速化が達成されると共に、デバイス特性のバ
ラツキが抑制される。さらにまた、前記高濃度不純物層
は、コンタクト孔が開口された層間絶縁膜及びサイドウ
ォールをマスクとしたイオン注入により形成されるた
め、自己整合的に形成される。従って、フォトリソグラ
フィー装置の位置合わせ精度にかかわらず、ゲート電極
とコンタクト孔との間隔が縮小される。また、これと同
時に、コンタクト抵抗を低減するためのコンタクトイオ
ン注入を同時に行えるため、工程が簡略化される。
【００２１】また、前記高濃度不純物層は、後の工程で
行う不純物層の活性化のための熱処理しか経ないため、
不純物の拡散が最小限に抑えられ、ショートチャネル効
果が抑制される。そして、請求項６記載の半導体装置の
製造方法は、前記層間絶縁膜に、側壁の少なくとも一部
が前記サイドウォール及びフィールド酸化膜からなるコ
ンタクト孔を開口することで、ゲート電極とフィールド
酸化膜との間隔、即ち、高濃度不純物層がさらに縮小さ
れる。
【００２２】ここで、フィールド酸化膜は、熱酸化によ
り形成された膜であり、ＣＶＤ法により形成した層間絶
縁膜に比べ、高い耐エッチング性を有している。従っ
て、層間絶縁膜との選択比が高く、コンタクト孔開口時
に、フィールド酸化膜が侵されることがない。なお、請
求項６は、請求項５と同じ工程に関しては、前述した作
用と同じ作用を有している。
【００２３】また、請求項７記載の半導体装置の製造方
法は、ゲート電極の表面に酸化膜を形成した後、当該ゲ
ート電極の側面に形成された酸化膜及びゲート酸化膜の
側面に、多結晶シリコン膜からなるサイドウォールを形
成し、その後、全面に形成した層間絶縁膜に、側壁の少
なくとも一部が前記サイドウォールからなるコンタクト
孔を開口するため、ゲート電極とコンタクト孔との間
隔、即ち、ソース及びドレインの面積が縮小される。こ
のため、ソース及びドレインとウエルとの接合面積が小
さくなり、ソース及びドレインとウエルとの接合容量が
低減されると共に、さらに高集積化が達成される。
【００２４】また、前記ゲート電極の表面には、酸化膜
が形成されているため、コンタクト孔とゲート電極との
絶縁性が充分に確保される。なお、請求項７は、請求項
５と同じ工程に関しては、前述した作用と同じ作用を有
している。さらに請求項８記載の半導体装置の製造方法
は、前記層間絶縁膜に、側壁の少なくとも一部が前記サ
イドウォール及びフィールド酸化膜からなるコンタクト
孔を開口することで、ゲート電極とフィールド酸化膜と
の間隔、即ち、ソース及びドレインの高濃度不純物層の
面積がさらに縮小される。
【００２５】また、前記ゲート電極の表面には、酸化膜
を形成し、ゲート電極とコンタクト孔との絶縁性を充分
に確保することが望ましい。なお、請求項８は、請求項
５と同じ工程に関しては、前述した作用と同じ作用を有
している。さらに、本発明に係る半導体装置の製造方法
では、ＬＤＤ構造が形成されるため、前記作用に加え、
ホットキャリア耐性の向上に支障を来すことがない。
【００２６】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。 （実施例１）図１ないし図５は、本発明の実施例１に係
る半導体装置の一部製造工程を示す部分断面図である。
【００２７】図１に示す工程では、Ｐ型の半導体基板１
に、公知の方法でＮウエル４及びＰウエル３を形成した
後、選択酸化技術により、半導体基板１の素子分離領域
に、膜厚が６００ｎｍ程度のフィールド酸化膜２を形成
する。次に、Ｐウエル３領域のフィールド酸化膜２の直
下に、チャネルストップインプラ層５を形成する。
【００２８】次いで、熱酸化により、半導体基板１の全
面に、膜厚が１１ｎｍ程度の酸化膜を形成した後、しき
い値調整用のボロンをイオン注入する。次に、前記酸化
膜上に、ＣＶＤ（Chemical Vapor Deposition ）法によ
り、６２０℃程度の温度で、膜厚が３５０ｎｍ程度の多
結晶シリコン膜を堆積した後、当該多結晶シリコン膜に
リンをドーピングし、該多結晶シリコンを低抵抗化す
る。この時、ソースガスとして、ＰＯＣｌ3 を使用し
た。
【００２９】次いで、前記多結晶シリコン膜及び酸化膜
をパターニングし、半導体基板１の素子領域の所望位置
に、ゲート酸化膜６及びゲート電極７を形成する。この
ようにして、半導体基板１のＰウエル３領域に、Ｎ型Ｍ
ＯＳトランジスタ部を、Ｎウエル４領域に、Ｐ型ＭＯＳ
トランジスタ部を形成した。次に、図２に示す工程で
は、図１に示す工程で得たゲート電極７をマスクとし
て、前記Ｎ型ＭＯＳトランジスタ部に、不純物として、
比較的濃度の低いリンをイオン注入し、前記Ｐ型ＭＯＳ
トランジスタ部に、不純物として、比較的濃度の低いボ
ロンをイオン注入し、不純物濃度の比較的薄いソース領
域９及び不純物濃度の比較的薄いドレイン領域１０を形
成する。
【００３０】次いで、ゲート電極７上及び半導体基板１
上に、ＣＶＤ法により、７６０℃程度の温度で、膜厚が
１５０ｎｍ程度のシリコン窒化膜を堆積した後、これに
異方性エッチングを行い、ゲート電極７及びゲート酸化
膜６の側面に、シリコン窒化膜からなるサイドウォール
８を形成する。次に、図３に示す工程では、図２に示す
工程で得た半導体基板１上、ゲート電極７上及びサイド
ウォール８上に、ＣＶＤ法により、４３０℃程度の温度
で、膜厚が１００ｎｍ程度のシリコン酸化膜１１を堆積
する。
【００３１】次いで、シリコン酸化膜１１上に、ＣＶＤ
法により、４３０℃程度の温度で、膜厚が３００ｎｍ程
度のボロン・リンガラス（ＢＰＳＧ）膜１２を形成した
後、窒素雰囲気中で９００℃、３０分間熱処理し、当該
ボロン・リンガラス膜１２をリフローさせる。このよう
にして、シリコン酸化膜１１及びボロン・リンガラス膜
１２からなる層間絶縁膜１３を形成した。
【００３２】次に、層間絶縁膜１３上に、フォトレジス
ト膜を塗布し、これをパターニングして、後の工程で形
成するコンタクト孔１８の開口用マスクを形成する。こ
の時、前記フォトレジスト膜は、コンタクト孔１８の側
壁の一部が、サイドウォール８から形成されるように
（コンタクト孔１８の一部が、サイドウォール８にかか
るように）パターニングする。
【００３３】その後、前記パターニング後のフォトレジ
スト膜をマスクとして、層間絶縁膜１３に異方性エッチ
ングを行い、コンタクト孔１８を開口する。この時、サ
イドウォール８は、層間絶縁膜１３との選択比が非常に
大きいシリコン窒化膜から形成されているため、前記異
方性エッチングにより侵されることがない。従って、コ
ンタクト孔１８の側壁の少なくとも一部を、サイドウォ
ール８により形成することができる。このため、ゲート
電極７とコンタクト孔１８との間隔、即ち、後に形成す
るソース及びドレインの面積を小さくすることができ、
微細化を向上することができる。
【００３４】次いで、前記パターニング後のフォトレジ
スト膜をマスクとして、前記Ｎ型ＭＯＳトランジスタ部
に、不純物として、比較的濃度の高いリンをイオン注入
し、前記Ｐ型ＭＯＳトランジスタ部に、不純物として、
比較的濃度の高いボロンをイオン注入し、不純物濃度の
比較的濃いソース領域１４及び不純物濃度の比較的濃い
ドレイン領域１６を形成する。このように、コンタクト
孔１８は、不純物濃度の比較的濃いソース領域１４及び
不純物濃度の比較的濃いドレイン領域１６を形成する際
の、マスクの開口部を兼用するため、工程が簡略化され
た。
【００３５】その後、半導体基板１を、８５０℃の窒素
雰囲気で１５分間熱処理し、前記ソース領域及びドレイ
ン領域に注入した不純物の活性化を行う。このようにし
て、自己整合的に且つ簡略化された工程で、不純物濃度
の比較的薄いソース領域９及び不純物濃度の比較的濃い
ソース領域１４からなるソース１５、不純物濃度の比較
的薄いドレイン領域１０及び不純物濃度の比較的濃いド
レイン領域１６からなるドレイン１７を形成した。
【００３６】以上の工程で形成したソース１５及びドレ
イン１７は、前記不純物の活性化工程で行う熱処理しか
経ないため、不純物の拡散を最小限にすることができ、
ショートチャネル効果を抑制することができた。また、
ソース１５及びドレイン１７の面積が削減されたため、
当該ソース１５及びドレイン１７と、Ｐウエル３及びＮ
ウエル４との接合面積が小さくなり、この部分での接合
容量を低減することが可能となった。従って、デバイス
の高速化を向上することができた。
【００３７】次いで、図４に示す工程では、図３に示す
工程で得た半導体基板１上及び層間絶縁膜１３上及びサ
イドウォール８の表面に、アルミニウム合金をスパッタ
法で堆積した後、これに所望のパターニングを行い、配
線１９を形成する。次に、図５に示す工程では、図４に
示す工程で得た配線１９上及び層間絶縁膜１３上に、プ
ラスマＣＶＤ酸化膜２０、プラズマＣＶＤ窒化膜２１を
順に堆積する。
【００３８】その後、所望の工程を行い、半導体装置を
完成した。 （実施例２）次に、本発明に係る実施例２について、図
面を参照して説明する。図６及び図７は、本発明の実施
例２に係る半導体装置の製造工程の一部を示す部分断面
図である。
【００３９】図６に示す工程では、図１及び図２に示す
工程と同様の工程を行った後、図３に示す工程と同様の
工程で、全面に層間絶縁膜１３を形成する。次いで、層
間絶縁膜１３上に、フォトレジスト膜を塗布し、これを
パターニングして、後の工程で形成するコンタクト孔１
８の開口用のマスクを形成する。この時、前記フォトレ
ジスト膜は、コンタクト孔１８の側壁の一部が、サイド
ウォール８及びフィールド酸化膜２から形成されるよう
に（コンタクト孔１８の一部が、サイドウォール８及び
フィールド酸化膜２にかかるように）パターニングす
る。ここで、前記フォトレジスト膜は、フィールド酸化
膜２のバーズビークの上側部分の比較的切りたった部分
が、コンタクト孔１８の側壁の一部となるように形成し
た。
【００４０】次に、前記パターニング後のフォトレジス
ト膜をマスクとして、層間絶縁膜１３に異方性エッチン
グを行い、コンタクト孔１８を開口する。この時、サイ
ドウォール８は、層間絶縁膜１３との選択比が非常に大
きいシリコン窒化膜から形成されており、フィールド酸
化膜２は、熱酸化により形成され、層間絶縁膜１３との
選択比が大きいため、サイドウォール８及びフィールド
酸化膜２は、前記異方性エッチングにより侵されること
がない。従って、コンタクト孔１８の側壁の少なくとも
一部を、サイドウォール８及びフィールド酸化膜２によ
り形成することができる。このようにすることで、ソー
ス１５及びドレイン１７の面積が、さらに削減されたた
め、当該ソース１５及びドレイン１７と、Ｐウエル３及
びＮウエル４との接合面積が一層小さくなり、この部分
での接合容量を低減することが可能となった。従って、
デバイスの高速化を向上することができた。
【００４１】次いで、図３と同様の方法で、ソース１５
及びドレイン１７を形成した後、図４以降の工程を行
い、図７に示すように、コンタクト孔１８の側壁の少な
くとも一部が、サイドウォール８及びフィールド酸化膜
２からなる半導体装置を完成した。なお、実施例１及び
実施例２では、ゲート電極７を形成する材料として、多
結晶シリコン膜を使用したが、これに限らず、ゲート電
極形成材料としては、ポリサイド膜や高融点金属膜など
を使用してもよい。
【００４２】また、実施例１及び実施例２では、サイド
ウォール８を形成する材料として、シリコン窒化膜を使
用したが、これに限らず、サイドウォール形成材料とし
ては、層間絶縁膜１３との選択比が大きく、当該層間絶
縁膜１３をエッチングする際に侵されない性質を有する
膜であれば、オキシナイトライド、タンタルオキサイ
ド、多結晶シリコン膜など、他の材料を使用してもよ
い。
【００４３】そして、前記サイドウォール形成材料とし
て、多結晶シリコン膜を使用する場合は、ゲート電極７
とコンタクト孔１８との絶縁性を充分に確保するため
に、前記ゲート電極７の表面に酸化膜を形成することが
望ましい。また、ソース１５及びドレイン１７を形成す
るために注入する不純物は、Ｐ型ＭＯＳトランジスタ部
では、ボロンの他、ガリウムなど、他のＰ型不純物を使
用してもよく、また、Ｎ型ＭＯＳトランジスタ部では、
リンの他、ヒ素など、他のＮ型不純物を使用してもよ
い。
【００４４】そして、配線１９を形成する材料は、アル
ミニウム合金の他、アルミニウム多層膜、不純物をドー
プした多結晶シリコン膜、窒化チタン膜など、任意に選
択してよい。 （実施例３）次に、本発明に係る実施例３について、図
面を参照して説明する。
【００４５】図８は、本発明の実施例３に係る半導体装
置の一部（０．５μｍルール）であるＳＲＡＭ（Static
Random Access Memory ）の製造工程の一部を示す平面
図である。図８に示す工程では、活性領域３０上の所定
位置に、ゲート酸化膜を介してドライバトランジスタ４
１を構成するゲート電極７Ａ及びソース及びドレイン３
３を形成した後、トランスファトランジスタ４０を構成
するゲート電極７Ｂを形成する。次に、ゲート電極７Ｂ
をマスクとし、比較的濃度の低い不純物をイオン注入す
る。次いで、ゲート電極７Ｂの側面に、シリコン窒化膜
からなるサイドウォール８を形成した後、全面に層間絶
縁膜を形成する。
【００４６】次に、前記層間絶縁膜上に、コンタクト孔
１８開口用のフォトレジストパターンを形成し、これを
マスクとしてエッチングを行い、コンタクト孔１８を形
成する。この時、コンタクト孔１８は、側壁の一部がサ
イドウォール８から形成されるように形成する。ここ
で、サイドウォール８は、層間絶縁膜との選択比が大き
いため、コンタクト孔１８を形成するためのエッチング
において、侵されることがないため、コンタクト孔１８
は、自己整合的に形成される。
【００４７】ここで、コンタクト孔１８の側壁の一部
は、サイドウォール８から形成されているため、例え
ば、サイドウォール８の幅を０．２μｍとすると、コン
タクト孔１８を形成するには、ゲート電極７Ｂとコンタ
クト孔１８との間のマクス上でのマージンは、０．０５
〜０．１μｍ以上あれば十分である。一方、従来の方法
でコンタクト孔を形成する場合には、ゲート電極７Ｂと
コンタクト孔１８との間のマクス上でのマージンは、
０．３μｍ程度必要である。これより、本発明は、ＳＲ
ＡＭセルのセルサイズの縮小に極めて有効であることが
判る。
【００４８】なお、前記コンタクト孔１８は、後の工程
で、トランスファトランジスタ４０のソース１５及びド
レイン１７の不純物濃度の比較的濃い領域を形成する際
に、不純物イオンが打ち込まれる領域となる。即ち、コ
ンタクト孔１８は、ソース１５及びドレイン１７と配線
等との接続と、不純物濃度の比較的濃い領域を形成する
ためのマスクの開口部と、を兼ね備えている。このた
め、製造工程が簡略化される。
【００４９】次に、コンタクト孔１８が開口された層間
絶縁膜をマスクとして、比較的濃度の濃い不純物をイオ
ン注入して、ＬＤＤ構造を備えたソース１５及びドレイ
ン１７を形成する。なお、符号３１は、ビット線引き出
し部、符号３２は、グランド引き出し部を示す。
【００５０】その後、所望の工程を行い半導体装置を完
成する。実施例３では、ドライバトランジスタ４１のソ
ース及びドレインをＬＤＤ構造としてもよい。
【００５１】
【発明の効果】以上説明したように、請求項１記載の半
導体装置は、コンタクト孔の側壁の少なくとも一部をサ
イドウォールにより形成したことで、前記ゲート電極と
当該コンタクト孔との間隔を小さくすることができると
共に、ソース及びドレインの面積を縮小することができ
る。この結果、微細化を達成することができると共に、
ソース及びドレインとウエルとの接合容量を低減するこ
とができ、デバイスの高速化を向上することができる。
【００５２】さらに、ソース及びドレインの高濃度不純
物層は、コンタクト孔が開口された層間絶縁膜及びサイ
ドウォールをマスクとして形成されるため、自己整合的
に形成できる。また、これと同時に、コンタクト抵抗を
低減するためのコンタクトイオン注入を同時に行うこと
もできる。この結果、製造工程を簡略化することができ
る。
【００５３】さらにまた、前記高濃度不純物層は、後の
工程で行う不純物層の活性化のための熱処理しか経ない
ため、不純物の拡散を最小限にでき、ショートチャネル
効果を抑制することができる。この結果、ショートチャ
ネル効果を抑制すると共に、高速化、微細化を向上する
ことができる。その製造方法を提供することが可能とな
る。
【００５４】そして、請求項２記載の半導体装置は、コ
ンタクト孔の側壁の少なくとも一部をサイドウォール及
びフィールド酸化膜により形成したため、前記効果に加
え、ソース及びドレインの面積をさらに縮小することが
できる。この結果、さらに微細化を達成することができ
ると共に、ソース及びドレインとウエルとの接合容量を
低減することができ、デバイスの高速化を向上すること
ができる。
【００５５】そしてまた、請求項３記載の半導体装置
は、前記層間絶縁膜との選択比が非常に大きく且つ絶縁
性を有するシリコン窒化膜からなるサイドウォールを備
えているため、前記効果に加え、ドレイン近傍での電界
を緩和することができる。この結果、ホットキャリアの
発生が抑制され、ホットキャリア耐性が向上される。そ
して、請求項４記載の半導体装置は、前記層間絶縁膜と
の選択比が非常に大きく且つ誘電率が高い多結晶シリコ
ン膜からなるサイドウォールを備えているため、前記効
果に加え、耐圧を向上することができる。
【００５６】そしてまた、請求項５記載の半導体装置の
製造方法によれば、前記低濃度不純物層形成後のゲート
電極及びゲート酸化膜の側面に、層間絶縁膜との選択比
が大きい性質を有する膜からなるサイドウォールを形成
し、その後全面に形成した層間絶縁膜に、側壁の少なく
とも一部が前記サイドウォールからなるコンタクト孔を
開口するため、当該コンタクト孔開口時に、前記サイド
ウォールが侵されることがなく、ゲート電極とコンタク
ト孔との間隔が縮小される。この結果、ソース及びドレ
インとウエルとの接合面積が小さくなり、ソース及びド
レインとウエルとの接合容量を低減することができる。
【００５７】また、ソース及びドレインに接続する金属
配線層が、サイドウォール端部まで形成されるため、ソ
ース及びドレインの寄生抵抗を低減することができる。
この結果、デバイスの高速化が達成されると共に、デバ
イス特性のバラツキが抑制される。さらにまた、前記高
濃度不純物層は、コンタクト孔が開口された層間絶縁膜
及びサイドウォールをマスクとしたイオン注入により形
成されるため、自己整合的に形成される。この結果、フ
ォトリソグラフィー装置の位置合わせ精度にかかわら
ず、ゲート電極とコンタクト孔との間隔を縮小すること
ができる。また、これと同時に、コンタクト抵抗を低減
するためのコンタクトイオン注入を同時に行えるため、
製造工程を簡略化することができる。
【００５８】また、前記高濃度不純物層は、後の工程で
行う不純物層の活性化のための熱処理しか経ないため、
不純物の拡散が最小限に抑えられ、ショートチャネル効
果を抑制することができる。そして、請求項６記載の半
導体装置の製造方法は、前記層間絶縁膜に、側壁の少な
くとも一部が前記サイドウォール及びフィールド酸化膜
からなるコンタクト孔を開口することで、前記効果に加
え、ソース及びドレインの面積をさらに縮小することが
できる。
【００５９】また、請求項７記載の半導体装置の製造方
法は、ゲート電極の表面に酸化膜を形成した後、当該ゲ
ート電極の側面に形成された酸化膜及びゲート酸化膜の
側面に、多結晶シリコン膜からなるサイドウォールを形
成するため、コンタクト孔とゲート電極との絶縁性を充
分に確保しながら、ソース及びドレインの面積を縮小で
きる。この結果、ソース及びドレインとウエルとの接合
面積が小さくなり、ソース及びドレインとウエルとの接
合容量が低減されると共に、さらに高集積化を達成する
ことができる。
【００６０】さらに請求項８記載の半導体装置の製造方
法は、前記層間絶縁膜に、側壁の少なくとも一部が前記
サイドウォール及びフィールド酸化膜からなるコンタク
ト孔を開口することで、前記効果に加え、ソース及びド
レインの面積をさらに縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図２】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図３】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図４】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図５】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図６】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図７】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図８】本発明の実施例３にかかる半導体装置の製造工
程の一部を示す部分平面図である。
【符号の説明】
１ 半導体基板 ６ ゲート酸化膜 ７ ゲート電極 ８ サイドウォール ９ 不純物濃度の比較的薄いソース １０ 不純物濃度の比較的薄いドレイン １３ 層間絶縁膜 １４ 不純物濃度の比較的濃いソース １５ ソース １６ 不純物濃度の比較的濃いドレイン １７ ドレイン １８ コンタクト孔 ４０ トランスファトランジスタ ４１ ドライバトランジスタ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上のゲート酸化膜上に形成し
    たゲート電極と、低濃度不純物層及び高濃度不純物層か
    らなるソース及びドレインと、前記ゲート電極及びゲー
    ト酸化膜の側面に形成したサイドウォールと、を備え、
    前記半導体基板、ゲート電極及びサイドウォール上に形
    成した層間絶縁膜に、前記ソース及びドレインと接続す
    るコンタクト孔を開口した半導体装置において、 前記サイドウォールは、前記層間絶縁膜との選択比が大
    きい性質を有する膜からなると共に、前記コンタクト孔
    の側壁の少なくとも一部を形成し、前記高濃度不純物層
    は、当該コンタクト孔に対して自己整合的に形成されて
    なることを特徴とする半導体装置。
  2. 【請求項２】 前記コンタクト孔の側壁の少なくとも一
    部が、フィールド酸化膜からなることを特徴とする請求
    項１記載の半導体装置。
  3. 【請求項３】 前記サイドウォールがシリコン窒化膜か
    らなることを特徴とする請求項１または請求項２記載の
    半導体装置。
  4. 【請求項４】 前記サイドウォールが多結晶シリコン膜
    からなることを特徴とする請求項１または請求項２記載
    の半導体装置。
  5. 【請求項５】 半導体基板上に、ゲート酸化膜を介して
    ゲート電極を形成する第１工程と、前記ゲート電極をマ
    スクとして、前記半導体基板にイオン注入を行い、低濃
    度不純物層を形成する第２工程と、前記イオン注入後の
    ゲート電極及びゲート酸化膜の側面に、層間絶縁膜との
    選択比が大きい性質を有する膜からなるサイドウォール
    を形成する第３工程と、前記サイドウォールを形成した
    後、全面に層間絶縁膜を形成する第４工程と、前記層間
    絶縁膜に、側壁の少なくとも一部が前記サイドウォール
    からなるコンタクト孔を開口する第５工程と、前記コン
    タクト孔が開口された層間絶縁膜及びサイドウォールを
    マスクとしてイオン注入を行い、高濃度不純物層を形成
    する第６工程と、前記高濃度不純物層が形成された半導
    体基板に、熱処理を行う第７工程と、を含むことを特徴
    とする半導体装置の製造方法。
  6. 【請求項６】 半導体基板上に、ゲート酸化膜を介して
    ゲート電極を形成する第１工程と、前記ゲート電極をマ
    スクとして、前記半導体基板にイオン注入を行い、低濃
    度不純物層を形成する第２工程と、前記イオン注入後の
    ゲート電極及びゲート酸化膜の側面に、層間絶縁膜との
    選択比が大きい性質を有する膜からなるサイドウォール
    を形成する第３工程と、前記サイドウォールを形成した
    後、全面に層間絶縁膜を形成する第４工程と、前記層間
    絶縁膜に、側壁の少なくとも一部が前記サイドウォール
    及びフィールド酸化膜からなるコンタクト孔を開口する
    第５工程と、前記コンタクト孔が開口された層間絶縁
    膜、サイドウォール及びフィールド酸化膜をマスクとし
    てイオン注入を行い、高濃度不純物層を形成する第６工
    程と、前記高濃度不純物層が形成された半導体基板に、
    熱処理を行う第７工程と、を含むことを特徴とする半導
    体装置の製造方法。
  7. 【請求項７】 半導体基板上にゲート酸化膜を介してゲ
    ート電極を形成する第１工程と、前記ゲート電極の表面
    に酸化膜を形成する第２工程と、前記酸化膜が形成され
    たゲート電極をマスクとして、前記半導体基板にイオン
    注入を行い、低濃度不純物層を形成する第３工程と、前
    記イオン注入後、前記ゲート電極の側面に形成された酸
    化膜及びゲート酸化膜の側面に、多結晶シリコン膜から
    なるサイドウォールを形成する第４工程と、前記サイド
    ウォールを形成した後、全面に層間絶縁膜を形成する第
    ５工程と、前記層間絶縁膜に、側壁の少なくとも一部が
    前記サイドウォールからなるコンタクト孔を開口する第
    ６工程と、前記コンタクト孔が開口された層間絶縁膜及
    びサイドウォールをマスクとしてイオン注入を行い、高
    濃度不純物層を形成する第７工程と、前記高濃度不純物
    層が形成された半導体基板に、熱処理を行う第８工程
    と、を含むことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 半導体基板上にゲート酸化膜を介してゲ
    ート電極を形成する第１工程と、前記ゲート電極の表面
    に酸化膜を形成する第２工程と、前記酸化膜が形成され
    たゲート電極をマスクとして、前記半導体基板にイオン
    注入を行い、低濃度不純物層を形成する第３工程と、前
    記イオン注入後、前記ゲート電極の側面に形成された酸
    化膜及びゲート酸化膜の側面に、多結晶シリコン膜から
    なるサイドウォールを形成する第４工程と、前記サイド
    ウォールを形成した後、全面に層間絶縁膜を形成する第
    ５工程と、前記層間絶縁膜に、側壁の少なくとも一部が
    前記サイドウォール及びフィールド酸化膜からなるコン
    タクト孔を開口する第６工程と、前記コンタクト孔が開
    口された層間絶縁膜及びサイドウォールをマスクとして
    イオン注入を行い、高濃度不純物層を形成する第７工程
    と、前記高濃度不純物層が形成された半導体基板に、熱
    処理を行う第８工程と、を含むことを特徴とする半導体
    装置の製造方法。
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