JPH0697356A

JPH0697356A - 半導体装置

Info

Publication number: JPH0697356A
Application number: JP4246816A
Authority: JP
Inventors: Hiroshi Iwahashi; 橋弘岩; Hiroto Nakai; 井弘人中
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1992-09-16
Filing date: 1992-09-16
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】データ出力に伴う入力信号の相対的電位変動
を抑制し、誤動作を防止して信頼性を高める。【構成】表面に複数のパッド電極が形成された半導体
チップ３１と、前記半導体チップ３１を収納する外囲器
３４と、それぞれインナーリード部３２とアウターリー
ド部３５とを有する複数のリードフレーム端子と、前記
各リードフレーム端子のインナーリード部３２と前記半
導体チップ３１上の各パッド電極２０，２１…とをそれ
ぞれ接続する複数の金属細線３３とを備えた半導体装置
において、外部からの入力信号を受けるためのリードフ
レーム端子３２（ＩＮ）と信号を外部に出力するための
リードフレーム端子３２（ＯＵＴ）との間の間隔を広く
するかまたは、それらの２つのリードフレーム端子間に
基準電位のリード部（３２（ａ））を位置させ、あるい
はリードフレーム端子３２（ＩＮ），３２（ＯＵＴ）間
を電気的にシールドしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に、データ出力が信号入力に及ぼす影響を緩和するよう
にした半導体装置に関する。

【０００２】

【従来の技術】多くの半導体素子を集合させて１つの機
能を持たせるようにした半導体装置ＩＣは、多数の素子
が形成された半導体チップを外囲器内に封入することに
よって形成されている。この半導体チップ上には、信号
の入出力や電源電圧の供給等を行なうための複数のパッ
ド電極が設けられている。

【０００３】図１０は一般的なメモリＩＣチップの回路
を示すブロック図である。図１０に示すように、アドレ
ス信号Ａｄがアドレス入力用のパッド電極１１に入力さ
れる。このパッド電極１１に入力されたアドレス信号
は、アドレスバッファ１２を介してアドレスデコーダ１
３に入力される。このアドレスデコーダ１３は、アドレ
ス信号をデコードしてデコード信号を出力する。メモリ
回路１４中のこのデコード信号に応じた番地のメモリセ
ルから、データが読み出される。メモリ回路１４から読
み出されたデータは、センス増幅器１５によって増幅さ
れた後、出力回路１６を経由して、出力バッファ１７に
入力される。この出力バッファ１７からのデータは、出
力用パッド電極１８から外部に出力される。なお、パッ
ド電極１８には外部負荷容量２４が寄生的に付随してい
る。

【０００４】このような構成のメモリＩＣチップを動作
させるには、当然、電源電圧と基準電圧を外部から印加
する必要がある。電源電圧Ｖｃｃは電源用パッド電極１
９に印加され、２つの基準電圧Ｖｓｓ１，Ｖｓｓ２はそ
れぞれ電源用パッド電極２０，２１に印加される。

【０００５】ここで、電源用パッド電極１９に印加され
た電源電圧Ｖｃｃは、内部回路２２と周辺回路２３と
に、即ち、アドレスバッファ１２、アドレスデコーダ１
３、メモリ回路１４およびセンス増幅器１５からなる内
部回路２２と、出力回路１６および出力バッファ１７か
らなる周辺回路２３とに、共通に供給される。また、内
部回路２２と周辺回路２３に、２種類の基準電圧Ｖｓｓ
１，Ｖｓｓ２がそれぞれ独立に供給される。この理由は
以下の通りである。

【０００６】メモリＩＣには種々の構成のものがある。
代表的なＳＲＡＭ（スタティック型ＲＡＭ）やＲＯＭ等
では、出力データが多ビットであるものが多い。例え
ば、８ビットあるいは１６ビット、さらには３２ビット
のものがある。通常、１ビットデータが出力される１つ
の出力用パッド電極１８に付随する外部負荷容量２４の
値は、通常、１００ｐＦ程度である。多ビット構成のメ
モリでは、データ入出時にこの負荷容量の複数個を同時
に充放電する必要がある。チップ内の電源配線にはこの
充放電による大きな電流が流れる。このため、チップ内
における配線長が特に長い場合、即ち、基準電圧配線が
大きな抵抗成分やインダクタンス成分を持っている場合
に、この基準電圧配線に上記のような大きな電流が流れ
ると、チップ内で基準電圧が大きく変動する。このた
め、基準電圧Ｖｓｓ２にノイズが発生しても基準電圧Ｖ
ｓｓ１が影響を受けないようにするため、内部回路２２
には基準電圧Ｖｓｓ１を供給し、大きな電流が流れる出
力バッファ１７を有する周辺回路２３には基準電圧Ｖｓ
ｓ２を独立して供給している。また、図６では、出力回
路１６および出力バッファ１７の基準電圧を共にＶｓｓ
２としているが、出力回路１６を内部回路２２用の基準
電圧Ｖｓｓ１にし、出力バッファ１７のみを基準電圧Ｖ
ｓｓ２にすることもできる。

【０００７】さらに、ＩＣには、半導体チップに電気的
に接続されるリードフレーム端子が設けられている。こ
のリードフレーム端子は、インナーリード部と、このイ
ンナーリード部と一体に形成されたアウターリード部と
を有する。そして、インナーリード部の先端部分と半導
体チップ上に設けられているパッド電極とが、ボンディ
ングワイヤ（例えば、ＡｕやＡｌ等からなる金属細線）
で電気的に接続される。この後に、インナーリード部が
外囲器内に半導体チップと一緒に封入される。外囲器か
ら外部に導出するアウターリード部は、所定形状に切断
され、さらに折曲げられる。これによって、例えばＤＩ
Ｐ型の半導体装置が得られる。

【０００８】図１１は、従来の半導体装置の平面図であ
る。特に、上述のメモリＩＣチップが封入され、且つ外
部端子が２８ピンである外囲器の内部構成を示すもので
ある。即ち、外囲器３４の略中央に置かれたＩＣチップ
３１の上面には電源電圧Ｖｃｃ供給用のパッド電極１
９、基準電圧Ｖｓｓ１供給用のパッド電極２０、基準電
圧Ｖｓｓ２供給用のパッド電極２１等の種々のパッド電
極が設けられている。１０はその他のパッド電極を示
す。また外囲器３４内には、リードフレーム端子のイン
ナーリード部３２が配置されている。パッド電極１９〜
２１等のパッド電極と、インナーリード部３２との間
は、ボンディングワイヤ３３によって電気的に接続され
ている。

【０００９】近年、メモリにおいてアクセス時間の短縮
化が望まれている。このような、高速メモリでは、出力
負荷容量が急速に充放電される。このとき、電源電圧Ｖ
ｃｃ側あるいは基準電圧Ｖｓｓ側に流れる電流に大きな
変化を生じる。これにより、電源電圧Ｖｃｃあるいは基
準電圧Ｖｓｓの配線に存在するインダクタンス成分によ
り、電源電圧Ｖｃｃあるいは基準電圧Ｖｓｓに大きな電
位変動が生じる。この電位変動のために、集積回路が誤
動作することがある。この電位変動に起因する誤動作を
防止するため対策が種々考えられている。本発明者ら
は、半導体集積回路の誤動作の原因解析を行なった。そ
の結果、上記電源電位変動だけでは説明のできない不良
モードに直面した。解析を進めていった結果、本発明者
らは、出力端子の電位変動と基準電位の電位変動とが重
なって誤動作を起こしていることを発見した。

【００１０】以上のことを、図１２（ａ）〜（ｄ）の波
形図にしたがって説明する。ちなみに、図１２は横軸に
時間をとり、縦軸に電圧をとって、各端子の電位の変化
を示すもので、同図（ａ）は出力端子、同図（ｂ）は電
源電圧Ｖｃｃ、同図（ｃ）は基準電圧Ｖｓｓ１、同図
（ｄ）は誤動作している信号入力端子の電位状態をそれ
ぞれ示すものである。

【００１１】本発明者らは、超高速で動作する半導体装
置の開発に当って、その出力端子の充放電を極めて迅速
に行なうようにしていた。しかし、出力端子の電位上昇
速度の高速さが誤動作の一因となっていることを発見し
た。図１２（ａ）に示すように、出力端子にデータの
“１”を出力即ち、出力端子の電位が急速に上昇する場
合を考える。この時、図１２（ｂ）に示すように、電源
電圧Ｖｃｃは、出力端子を充電するために電源電圧Ｖｃ
ｃより流れ込む電流と、電源配線のインダクタンスとに
よって大きく変動する。一方、この時、出力端子は、電
源電圧Ｖｃｃから充電されるため、基準電圧Ｖｓｓ１か
らの電流の流出や流入はない。しかし、電源電圧Ｖｃｃ
と基準電圧Ｖｓｓ１とは容量結合している。このため、
基準電圧Ｖｓｓ１は図１２（ｃ）に示すように、電源電
圧Ｖｃｃの変動に応答して変動する。この基準電圧Ｖｓ
ｓ１の変動は、容量結合による変動であるため、電源電
圧Ｖｃｃにおける変動ほど大きな変動とはならない。本
発明者らの解析によれば、誤動作は、出力端子と隣接す
る信号入力端子で発生していることが判明した。図１２
（ｄ）に示すのが、この誤動作を起こしている信号入力
端子の電位である。即ち、図１２（ａ）に示すようにデ
ータが出力されるのに応じて、その信号入力端子の電位
は一時的に“１”方向への揺れを発生している。この
時、図１２（ｃ）に示すように、基準電圧Ｖｓｓ１は負
方向に揺れている。基準電圧Ｖｓｓ１の負方向への揺れ
の値Ｖ１と、信号電位の正方向への揺れの値Ｖ２との和
の値が、基準電圧Ｖｓｓ１を基準として入力信号の論理
の“０”、“１”を判定している入力回路の判定レベル
以上になると、実際は“０”の入力信号を“１”と見な
し、誤動作する。このように、出力信号の変動に応じて
入力端子が一時的に正方向に揺れる理由は、次の通りで
ある。即ち、この入力信号の加えられるリードと、この
リードの隣りの出力端子リードとの間にリード間容量結
合が存在している。出力端子が“１”方向に急速に充電
されるときに、そのリード間容量結合によって、入力端
子の電位が引上げられる。これにより、上記誤動作が発
生する。従来はこのような現象は現われていなかった。
しかし、半導体装置の動作の超高速化を図るため、出力
データの立ち上がりを従来に比べてはるかに速くした結
果、このような現象が現われるようになった。

【００１２】

【発明が解決しようとする課題】従来の半導体装置で
は、以上のように、出力端子の電位の変動が、基準電位
に対する入力端子の電位の相対的な変動を引き起こし、
回路誤動作の原因となっていた。

【００１３】本発明は、上記に鑑みてなされたもので、
その目的は、信号入力端子と、それに隣接する出力端子
との間の結合容量を低減することにより、データ出力時
に入力信号が基準電位に対して相対的に電位変動するの
を抑制し、誤動作を防止し、信頼性の高い半導体装置を
提供することにある。

【００１４】

【課題を解決するための手段】本発明の第１の半導体装
置は、表面に複数のパッド電極が形成された半導体チッ
プと、前記半導体チップを収納する外囲器と、それぞれ
インナーリード部とアウターリード部とを有する複数の
リードフレーム端子と、前記各リードフレーム端子のイ
ンナーリード部と前記半導体チップ上の各パッド電極と
をそれぞれ接続する複数の金属細線とを備え、前記隣り
合う前記リードフレーム端子間の間隔のうちの、外部か
らの入力信号を受けるためのリードフレーム端子と信号
を外部に出力するためのリードフレーム端子との間の間
隔を、その他の前記リードフレーム間の間隔よりも大き
なものに設定したものとして構成される。

【００１５】本発明の第２の半導体装置は、表面に複数
のパッド電極が形成された半導体チップと、前記半導体
チップを収納する外囲器と、それぞれインナーリード部
とアウターリード部とを有する複数のリードフレーム端
子と、前記各リードフレーム端子のインナーリード部と
前記半導体チップ上の各パッド電極とをそれぞれ接続す
る複数の金属細線とを備え、前記リードフレーム端子の
うちの、外部からの入力信号を受けるためのリードフレ
ーム端子と、信号を外部に出力するためのリードフレー
ム端子との間に、基準電位が供給される介在リード部を
位置させたものとして構成される。

【００１６】本発明の第３の半導体装置は、前記第２の
装置において、前記介在リード部は、金属細線によって
前記半導体チップの前記パッド電極に接続されているも
のとして構成される。

【００１７】本発明の第４の半導体装置は、前記第２の
装置において、前記介在リード部は、前記半導体チップ
が載置されるベッドから一体的に延成されたものである
ものとして構成される。

【００１８】本発明の第５の半導体装置は、表面に複数
のパッド電極が形成された半導体チップと、前記半導体
チップを収納する外囲器と、それぞれインナーリード部
とアウターリード部とを有する複数のリードフレーム端
子と、前記各リードフレーム端子のインナーリード部と
前記半導体チップ上の各パッド電極とをそれぞれ接続す
る複数の金属細線とを備え、前記隣り合う前記リードフ
レーム端子間の間隔のうちの、外部からの入力信号を受
けるためのリードフレーム端子と信号を外部に出力する
ためのリードフレーム端子との間を互いに電気的にシー
ルドしたものとして構成される。

【００１９】

【作用】信号を外部に出力するためのリードフレーム端
子（信号出力端子）と、外部からの入力信号を受けるた
めのリードフレーム端子（信号入力端子）間の結合容量
が小さなものになっている。あるいは、これらの２つの
リードフレーム端子間が電気的にシールドされている。
このため、信号出力時等に信号出力端子の電位が急激に
変動しても、その影響が信号入力端子に及ぶのが極力抑
えられる。これにより、入力信号端子上の入力信号レベ
ルが変動するのが防止され、誤動作が防止される。

【００２０】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２１】図１は、本発明の一実施例の平面図で、特
に、外囲器の内部構成を示すものである。図１におい
て、図１１と同等の部材には同一の符号を付している。
装置の全体斜視図は図２に示される。図１からわかるよ
うに、図１１と同様に、ＩＣチップ３１は外囲器３４内
に配置されている。インナーリード部３２のうちのイン
ナーリード部３２（ＯＵＴ）は出力端子用のものを示
し、インナーリード部３２（ＩＮ）は信号入力端子用の
ものを示す。インナーリード部３２（ＯＵＴ）からは出
力信号Ｄ_OUTが出力され、インナーリード部３２（Ｉ
Ｎ）には入力信号Ｄ_INが入力されるとする。図１では、
リードフレーム端子のアウターリード部は省略してあ
る。図２に示すように、アウターリード部３５は外囲器
３４の外部に導出され、所定形状に切断、折曲されるこ
とにより、例えばＤＩＰ（デュアルインライン）型の外
部端子として使用される。

【００２２】図１に示すように、インナーリード部３２
間の距離のうち、出力端子のインナーリード部３２（Ｏ
ＵＴ）と信号入力端子のインナーリード部３２（ＩＮ）
との間の距離ｘ１は、その他のインナーリード部３２間
の距離ｘ２よりも大きく形成されている。このように構
成することにより、２つのインナーリード部３２（ＯＵ
Ｔ）と３２（ＩＮ）の間、即ち、出力端子と信号入力端
子との間の結合容量を減らすことができる。これによ
り、出力端子、即ち、インナーリード部３２（ＯＵＴ）
の電位が急激に変動した場合においても、信号入力端
子、即ち、インナーリード部３２（ＩＮ）上の入力信号
の変動を抑えることができる。このため、誤動作が防止
される。

【００２３】図３は本発明の第２の実施例による外囲器
３４の内部構成を示す平面図である。図３において、図
１および図７と同等の部材には同一の符号を付してい
る。即ち、図３において、３２はリードフレーム端子の
インナーリード部であり、３３はボンディングワイヤ、
３４は外囲器である。図３においては、出力端子のイン
ナーリード部３２（ＯＵＴ）と、信号入力端子のインナ
ーリード部３２（ＩＮ）との間に、新たに別のインナー
リード部３２（ａ）を設けてある。このインナーリード
部３２（ａ）の一端は外囲器３４から突出することなく
外囲器３４内に位置しており、他端はチップ３１上のパ
ッド４４とボンディングワイヤ３３で接続されている。
このパッド４４には、パッド２０，２１と同様に、基準
電位Ｖｓｓ（Ｖｓｓ１，Ｖｓｓ２）が供給されている。
このパッド２２に供給する基準電位Ｖｓｓは、内部回路
用の基準電位Ｖｓｓ１であることが望ましい。

【００２４】上記のように構成すれば、出力端子と信号
入力端子との間の結合容量を減らすことができる。これ
により、出力端子〔インナーリード部３２（ＯＵＴ）〕
上の出力信号が変化した際においても、信号入力端子
〔インナーリード部３２（ＩＮ）〕上の信号入力の電位
変動を小さなものに抑制できる。

【００２５】図４は、この発明の第３の実施例の外囲器
３４の内部構成を示す平面図である。図４において、図
１、３、１１と同等の部材には同一の符号を付してい
る。図３において、３６は前記ＩＣチップ３１が載置さ
れるベッド部であり、３７および３８はこのベッド部３
６を保持する吊りピン部であり、さらに３９は上記各吊
りピン部３７，３８を固定するための保持部である。

【００２６】図３の実施例では、信号入力端子〔３２
（ＩＮ）〕と出力端子〔３２（ＯＵＴ）〕との間に設け
たリード３２（ａ）をチップ３１上のパッド４４にボン
ディングワイヤ３３で接続していたが、この図４の実施
例では、リード部３２（ｂ）をベッド部３６と一体に構
成して、ベッド部３６から基準電位Ｖｓｓを与えるよう
にしている。さらに、四隅のインナーリード部３２
（ｃ）に新たに補強用の吊りピン部４０を形成してい
る。即ち、外囲器３４の四隅に配置された各インナーリ
ード部（基準電圧用および電源電圧用のものを含む）３
２に対し、外囲器３４を例えばトランスファ・モールド
法等による樹脂成型によって形成する際に、各インナー
リード部が所定の位置からずれないようにするための補
強用の吊りピン部４０を形成している。

【００２７】図５は、本発明の第４の実施例による外囲
器３４と、この外囲器３４の内部に封入されるリードフ
レーム端子の構成を示す平面図である。前記図４の実施
例と同様に、ベッド部３６から延成したインナーリード
部３２（ｂ）を、信号入力用のインナーリード部３２
（ＩＮ）と出力端子用のインナーリード部３２（ＯＵ
Ｔ）との間に位置させている。さらに、この実施例で
は、吊りピン部３８をベッド部３６の中央からずらして
導出し、吊りピン部３８を挟んでその両側に位置するイ
ンナーリード部３２の数が等しくなるようにしている。
これにより、インナーリード部３２の配置のバランスお
よび強度の点からリードフレーム端子の設計がしにくく
なるのが回避される。

【００２８】上記図４、５の各実施例においても、図
１、３の実施例と同様に、出力端子用のインナーリード
部と信号入力端子用のインナーリード部との間の結合容
量が減少し、信号入力電位の変動による誤動作の防止を
図ることができる。

【００２９】なお、この発明は上記各実施例に限定され
るものではなく種々の変形が可能であることはいうまで
もない。即ち、本実施例では簡単のために、出力端子よ
りも図中下側に位置する入力端子について説明した。し
かしながら、出力端子の上側にも入力端子が存在する場
合には、その上側の入力端子にも上述の実施例を適用す
るのが望ましいのは当然である。

【００３０】図６及び図７は、本発明の第５及び第６実
施例を示す。これらの実施例は、２つのインナーリード
部３２（ＩＮ），３２（ＯＵＴ）間を電気的にシールド
した例を示す。

【００３１】即ち、図６においては、図７からわかるよ
うにインナーリード部３２（ＯＵＴ）を絶縁層５１を介
してシールド層５２で囲んでシールドしている。インナ
ーリード部３２（ＩＮ）も同様である。インナーリード
部３２（ＩＮ），３２（ＯＵＴ）は基準電位Ｖｓｓに固
定しておく。なお、インナーリード部３２（ＩＮ），３
２（ＯＵＴ）のいずれか一方のみをシールド層５２で囲
んでもよい。図６は図１に対応するものであるが、図
３，４，５の実施例に上記シールドの考え方を適用でき
るのは当然である。

【００３２】図８においては、インナーリード部３２，
３２，…の厚さ方向の上下を絶縁層５１を介して２つの
シールド層５２ａ，５２ｂで挟んでいる。これらのシー
ルド層５２ａ，５２ｂを基準電位Ｖｓｓに保持するの
は、図６の場合と同様である。この図８の考え方を図
３，４，５の実施例に適用できるのも当然である。

【００３３】

【発明の効果】以上説明したようにこの発明によれば、
出力端子の電位変動時においても、信号入力の電位が相
対的に変動するのを抑制することができ、信号入力の電
位変動に起因する誤動作の発生が極めて低くおさえられ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例の外囲器内の平面図。

【図２】本発明の第１実施例の外囲器内の斜視図。

【図３】本発明の第２実施例の外囲器内の平面図。

【図４】本発明の第３実施例の外囲器内の平面図。

【図５】本発明の第４実施例の外囲器内の平面図。

【図６】本発明の第５実施例の外囲器内の平面図。

【図７】図６のVII −VII 線端面図。

【図８】本発明の第６実施例の外囲器内の平面図。

【図９】図８のIX−IX線端面図。

【図１０】一般的なメモリＩＣチップの回路図。

【図１１】従来の半導体装置の外囲器内の平面図。

【図１２】従来装置における出力電位変化の影響を示す
各部分の電位波形図。

【符号の説明】

１１パッド電極１２アドレスバッファ１３アドレスデコーダ１４メモリ回路１５センス増幅器１６出力回路１７出力バッファ１８パッド電極１９電源用パッド電極２０電源用パッド電極２１電源用パッド電極２２内部回路２３周辺回路２４外部負荷容量３１ＩＣチップ３２インナーリード部３４外囲器３５アウターリード部３６ベッド部３７吊りピン部３８吊りピン部３９保持部４０吊りピン部４４パッド電極

Claims

【特許請求の範囲】

【請求項１】表面に複数のパッド電極が形成された半導
体チップと、前記半導体チップを収納する外囲器と、それぞれインナーリード部とアウターリード部とを有す
る複数のリードフレーム端子と、前記各リードフレーム端子のインナーリード部と前記半
導体チップ上の各パッド電極とをそれぞれ接続する複数
の金属細線とを備え、前記隣り合う前記リードフレーム端子間の間隔のうち
の、外部からの入力信号を受けるためのリードフレーム
端子と信号を外部に出力するためのリードフレーム端子
との間の間隔を、その他の前記リードフレーム間の間隔
よりも大きなものに設定したことを特徴とする半導体装
置。
【請求項２】表面に複数のパッド電極が形成された半導
体チップと、前記半導体チップを収納する外囲器と、それぞれインナーリード部とアウターリード部とを有す
る複数のリードフレーム端子と、前記各リードフレーム端子のインナーリード部と前記半
導体チップ上の各パッド電極とをそれぞれ接続する複数
の金属細線とを備え、前記リードフレーム端子のうちの、外部からの入力信号
を受けるためのリードフレーム端子と、信号を外部に出
力するためのリードフレーム端子との間に、基準電位が
供給される介在リード部を位置させたことを特徴とする
半導体装置。
【請求項３】前記介在リード部は、金属細線によって前
記半導体チップの前記パッド電極に接続されている、請
求項２記載の半導体装置。
【請求項４】前記介在リード部は、前記半導体チップが
載置されるベッドから一体的に延成されたものである、
請求項２記載の半導体装置。
【請求項５】表面に複数のパッド電極が形成された半導
体チップと、前記半導体チップを収納する外囲器と、それぞれインナーリード部とアウターリード部とを有す
る複数のリードフレーム端子と、前記各リードフレーム端子のインナーリード部と前記半
導体チップ上の各パッド電極とをそれぞれ接続する複数
の金属細線とを備え、前記隣り合う前記リードフレーム端子間の間隔のうち
の、外部からの入力信号を受けるためのリードフレーム
端子と信号を外部に出力するためのリードフレーム端子
との間を互いに電気的にシールドしたことを特徴とする
半導体装置。