JPH0697379A - Ｌｓｉチップ等の静電破壊防止回路 - Google Patents
Ｌｓｉチップ等の静電破壊防止回路Info
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- JPH0697379A JPH0697379A JP4246637A JP24663792A JPH0697379A JP H0697379 A JPH0697379 A JP H0697379A JP 4246637 A JP4246637 A JP 4246637A JP 24663792 A JP24663792 A JP 24663792A JP H0697379 A JPH0697379 A JP H0697379A
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- 230000003449 preventive effect Effects 0.000 title abstract 2
- 230000002265 prevention Effects 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
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- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩチップの全てのピンに印加される高電
圧による内部回路の静電破壊を防止する。 【構成】 ＬＳＩチップ１０の周囲に形成され、それぞ
れ電源電圧ＶDDおよびＶSSが印加されるガードリング１
２，１３と、ＬＳＩチップ１０の内部回路１１にそれぞ
れ接続されたピン１４〜１９と、ガードリング１２，１
３との間に介挿された保護回路２０〜２２とを設ける。
圧による内部回路の静電破壊を防止する。 【構成】 ＬＳＩチップ１０の周囲に形成され、それぞ
れ電源電圧ＶDDおよびＶSSが印加されるガードリング１
２，１３と、ＬＳＩチップ１０の内部回路１１にそれぞ
れ接続されたピン１４〜１９と、ガードリング１２，１
３との間に介挿された保護回路２０〜２２とを設ける。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣ（集積回路）チ
ップやＬＳＩ（大規模集積回路）チップなどの静電破壊
を防止するＬＳＩチップ等の静電破壊防止回路に関す
る。
ップやＬＳＩ（大規模集積回路）チップなどの静電破壊
を防止するＬＳＩチップ等の静電破壊防止回路に関す
る。
【０００２】
【従来の技術】図４は従来のＬＳＩチップの入力ピン１
近傍の構成例を示す回路図である。この図において、２
は一端が入力ピン１に接続された所定値の入力抵抗、３
はＦＥＴ３ａ，３ｂからなるインバータであり、ＦＥＴ
３ａのゲートは、ＦＥＴ３ｂのゲートおよび入力抵抗２
の他端に接続されている。また、ＦＥＴ３ａのドレイン
は、ＦＥＴ３ｂのソースおよび図示せぬＬＳＩチップの
内部回路に接続されている。さらに、ＦＥＴ３ａのソー
スには、電源電圧ＶDD2が印加され、ＦＥＴ３ｂのドレ
インには、電源電圧ＶSS2が印加されている。
近傍の構成例を示す回路図である。この図において、２
は一端が入力ピン１に接続された所定値の入力抵抗、３
はＦＥＴ３ａ，３ｂからなるインバータであり、ＦＥＴ
３ａのゲートは、ＦＥＴ３ｂのゲートおよび入力抵抗２
の他端に接続されている。また、ＦＥＴ３ａのドレイン
は、ＦＥＴ３ｂのソースおよび図示せぬＬＳＩチップの
内部回路に接続されている。さらに、ＦＥＴ３ａのソー
スには、電源電圧ＶDD2が印加され、ＦＥＴ３ｂのドレ
インには、電源電圧ＶSS2が印加されている。
【０００３】また、４はダイオード４ａ，４ｂからな
り、図示せぬＬＳＩチップの内部回路を静電破壊から保
護するための保護回路である。ダイオード４ａのアノー
ドは、ダイオード４ｂのカソード、入力ピン１および入
力抵抗２の一端に接続されている。また、ダイオード４
ａのカソードには、静電破壊防止用の電源電圧ＶDD1が
印加され、ダイオード４ｂのアノードには、同じく静電
破壊防止用の電源電圧ＶSS 1が印加されている。
り、図示せぬＬＳＩチップの内部回路を静電破壊から保
護するための保護回路である。ダイオード４ａのアノー
ドは、ダイオード４ｂのカソード、入力ピン１および入
力抵抗２の一端に接続されている。また、ダイオード４
ａのカソードには、静電破壊防止用の電源電圧ＶDD1が
印加され、ダイオード４ｂのアノードには、同じく静電
破壊防止用の電源電圧ＶSS 1が印加されている。
【０００４】次に、図５は従来のＬＳＩチップの出力ピ
ン５近傍の構成例を示す回路図である。この図におい
て、６はＦＥＴ６ａ，６ｂからなる出力バッフアであ
り、ＦＥＴ６ａのゲートは、ＦＥＴ６ｂのゲートおよび
図示せぬＬＳＩチップの内部回路に接続されている。ま
た、ＦＥＴ６ａのドレインは、ＦＥＴ６ｂのソースおよ
び出力ピン５に接続されている。さらに、ＦＥＴ６ａの
ソースには、電源電圧ＶDD 4が印加され、ＦＥＴ６ｂの
ドレインには、電源電圧ＶSS4が印加されている。
ン５近傍の構成例を示す回路図である。この図におい
て、６はＦＥＴ６ａ，６ｂからなる出力バッフアであ
り、ＦＥＴ６ａのゲートは、ＦＥＴ６ｂのゲートおよび
図示せぬＬＳＩチップの内部回路に接続されている。ま
た、ＦＥＴ６ａのドレインは、ＦＥＴ６ｂのソースおよ
び出力ピン５に接続されている。さらに、ＦＥＴ６ａの
ソースには、電源電圧ＶDD 4が印加され、ＦＥＴ６ｂの
ドレインには、電源電圧ＶSS4が印加されている。
【０００５】また、７はダイオード７ａ，７ｂからな
り、図示せぬＬＳＩチップの内部回路を静電破壊から保
護するための保護回路である。ダイオード７ａのアノー
ドは、ダイオード７ｂのカソードおよび出力ピン５に接
続されている。また、ダイオード７ａのカソードには、
静電破壊防止用の電源電圧ＶDD3が印加され、ダイオー
ド７ｂのアノードには、同じく静電破壊防止用の電源電
圧ＶSS3が印加されている。以上説明した回路がＬＳＩ
チップの全ての入力ピン近傍および出力ピン近傍に設け
られている。
り、図示せぬＬＳＩチップの内部回路を静電破壊から保
護するための保護回路である。ダイオード７ａのアノー
ドは、ダイオード７ｂのカソードおよび出力ピン５に接
続されている。また、ダイオード７ａのカソードには、
静電破壊防止用の電源電圧ＶDD3が印加され、ダイオー
ド７ｂのアノードには、同じく静電破壊防止用の電源電
圧ＶSS3が印加されている。以上説明した回路がＬＳＩ
チップの全ての入力ピン近傍および出力ピン近傍に設け
られている。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来のＬＳＩチップにおいては、全ての入力ピン近傍およ
び出力ピン近傍において、電源電圧ＶDD1＝ＶDD3、およ
び、電源電圧ＶSS1＝ＶS S3とはなっていない。ここで、
図６にその一例を示す。この図において、図４および図
５の各部に対応する部分には同一の符号を付け、その説
明を省略する。図６において、８および９はそれぞれ静
電破壊防止用の電源電圧ＶDD1およびＶSS1が印加される
電源電圧印加ピンである。また、回路要素１’〜９’
は、回路要素１〜９と同様の構成であることを示してい
る。図６に示す例においては、電源電圧ＶDD1＝ＶDD3、
ＶSS1＝ＶSS3、Ｖ’DD1＝Ｖ’DD3およびＶ’SS1＝Ｖ’
SS3であるが、電源電圧ＶDD1≠Ｖ’DD1およびＶ’S S1≠
Ｖ’SS1である。
来のＬＳＩチップにおいては、全ての入力ピン近傍およ
び出力ピン近傍において、電源電圧ＶDD1＝ＶDD3、およ
び、電源電圧ＶSS1＝ＶS S3とはなっていない。ここで、
図６にその一例を示す。この図において、図４および図
５の各部に対応する部分には同一の符号を付け、その説
明を省略する。図６において、８および９はそれぞれ静
電破壊防止用の電源電圧ＶDD1およびＶSS1が印加される
電源電圧印加ピンである。また、回路要素１’〜９’
は、回路要素１〜９と同様の構成であることを示してい
る。図６に示す例においては、電源電圧ＶDD1＝ＶDD3、
ＶSS1＝ＶSS3、Ｖ’DD1＝Ｖ’DD3およびＶ’SS1＝Ｖ’
SS3であるが、電源電圧ＶDD1≠Ｖ’DD1およびＶ’S S1≠
Ｖ’SS1である。
【０００７】したがって、入力ピン１および出力ピン５
は、電源電圧印加ピン８および９に対しては、それぞれ
保護回路４および７が介挿されているが、電源電圧印加
ピン８’および９’に対しては、いずれも保護回路が介
挿されていない形となっている。これにより、入力ピン
１あるいは、出力ピン５と、電源電圧印加ピン８’ある
いは、９’との間に、何らかの原因によって高電圧が印
加されると、入力ピン１あるいは、出力ピン５に接続さ
れているＬＳＩチップの内部回路が破壊されてしまうと
いう問題があった。この発明は、このような背景の下に
なされたもので、ＬＳＩチップの全てのピンに印加され
る高電圧による内部回路の静電破壊を防止することがで
きるＬＳＩチップ等の静電破壊防止回路を提供すること
を目的とする。
は、電源電圧印加ピン８および９に対しては、それぞれ
保護回路４および７が介挿されているが、電源電圧印加
ピン８’および９’に対しては、いずれも保護回路が介
挿されていない形となっている。これにより、入力ピン
１あるいは、出力ピン５と、電源電圧印加ピン８’ある
いは、９’との間に、何らかの原因によって高電圧が印
加されると、入力ピン１あるいは、出力ピン５に接続さ
れているＬＳＩチップの内部回路が破壊されてしまうと
いう問題があった。この発明は、このような背景の下に
なされたもので、ＬＳＩチップの全てのピンに印加され
る高電圧による内部回路の静電破壊を防止することがで
きるＬＳＩチップ等の静電破壊防止回路を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】この発明によるＬＳＩチ
ップ等の静電破壊防止回路は、ＬＳＩチップ等の周囲に
形成され、それぞれ第１および第２の電源電圧が印加さ
れる第１および第２のガードリングと、前記ＬＳＩチッ
プ等の内部回路にそれぞれ接続された複数のピンと、前
記第１および第２のガードリングとの間に介挿された保
護回路とを具備することを特徴としている。
ップ等の静電破壊防止回路は、ＬＳＩチップ等の周囲に
形成され、それぞれ第１および第２の電源電圧が印加さ
れる第１および第２のガードリングと、前記ＬＳＩチッ
プ等の内部回路にそれぞれ接続された複数のピンと、前
記第１および第２のガードリングとの間に介挿された保
護回路とを具備することを特徴としている。
【０００９】
【作用】上記構成によれば、あるピンに何らかの原因に
より正の高電圧が印加されても、保護回路を介して、こ
の高電圧に起因する電流が第１または第２のガードリン
グに流れ込む。したがって、この高電圧により、ＬＳＩ
チップ等の内部回路が破壊されることはない。
より正の高電圧が印加されても、保護回路を介して、こ
の高電圧に起因する電流が第１または第２のガードリン
グに流れ込む。したがって、この高電圧により、ＬＳＩ
チップ等の内部回路が破壊されることはない。
【００１０】
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図１はこの発明の一実施例によるＬ
ＳＩチップ等の静電破壊防止回路を適用したＬＳＩチッ
プ１０の構成を示す概略図である。この図において、１
１は入出力回路を含む内部回路であり、その周囲に静電
破壊対策用のガードリング１２および１３が形成されて
いる。
について説明する。図１はこの発明の一実施例によるＬ
ＳＩチップ等の静電破壊防止回路を適用したＬＳＩチッ
プ１０の構成を示す概略図である。この図において、１
１は入出力回路を含む内部回路であり、その周囲に静電
破壊対策用のガードリング１２および１３が形成されて
いる。
【００１１】また、１４および１５は、それぞれ静電破
壊対策のために、ガードリング１２および１３に電源電
圧ＶDD（たとえば、５Ｖ）およびＶSS（たとえば、０
Ｖ）を印加するための電源電圧印加ピン、１６，１７，
１８，・・・はそれぞれディジタル信号が入力あるい
は、出力されるディジタル入力ピンおよびディジタル出
力ピン、アナログ信号が入力あるいは、出力されるアナ
ログ入力ピンおよびアナログ出力ピン、外付け部品が接
続される外付け部品接続ピン、内部回路１１に電源電圧
を供給するための電源電圧印加ピン等のあらゆる種類の
ピンである。
壊対策のために、ガードリング１２および１３に電源電
圧ＶDD（たとえば、５Ｖ）およびＶSS（たとえば、０
Ｖ）を印加するための電源電圧印加ピン、１６，１７，
１８，・・・はそれぞれディジタル信号が入力あるい
は、出力されるディジタル入力ピンおよびディジタル出
力ピン、アナログ信号が入力あるいは、出力されるアナ
ログ入力ピンおよびアナログ出力ピン、外付け部品が接
続される外付け部品接続ピン、内部回路１１に電源電圧
を供給するための電源電圧印加ピン等のあらゆる種類の
ピンである。
【００１２】さらに、２０はカソードが電源電圧印加ピ
ン１４に接続され、アノードがガードリング１３に接続
されたダイオード２０ａからなる保護回路、２１はアノ
ードが電源電圧印加ピン１５に接続され、カソードがガ
ードリング１２に接続されたダイオード２１ａからなる
保護回路、２２は保護回路であり、アノードがピンに接
続され、カソードがガードリング１２に接続されたダイ
オード２２ａと、カソードがピンに接続され、アノード
がガードリング１３に接続されたダイオード２２ｂから
構成されており、電源電圧印加ピン１４および１５以外
の全てのピン１６，１７，１８，・・・に設けられてい
る。そして、上述した構成要素１２，１３，２０，２１
および２２，２２，・・・は、各ピンに接続される内部
回路１１を静電破壊から保護するための静電破壊防止回
路を構成している。
ン１４に接続され、アノードがガードリング１３に接続
されたダイオード２０ａからなる保護回路、２１はアノ
ードが電源電圧印加ピン１５に接続され、カソードがガ
ードリング１２に接続されたダイオード２１ａからなる
保護回路、２２は保護回路であり、アノードがピンに接
続され、カソードがガードリング１２に接続されたダイ
オード２２ａと、カソードがピンに接続され、アノード
がガードリング１３に接続されたダイオード２２ｂから
構成されており、電源電圧印加ピン１４および１５以外
の全てのピン１６，１７，１８，・・・に設けられてい
る。そして、上述した構成要素１２，１３，２０，２１
および２２，２２，・・・は、各ピンに接続される内部
回路１１を静電破壊から保護するための静電破壊防止回
路を構成している。
【００１３】次に、図２に図１のＬＳＩチップ１０の部
分１０ａのＡ−Ａ’構造断面図を示す。図２において、
２３はＮ型シリコン基板、２４はガードリング１２を構
成するＮ−ｗｅｌｌ層、２５はガードリング１３を構成
するＰ−ｗｅｌｌ層、２６はＮ+層、２７はＰ+層であ
る。
分１０ａのＡ−Ａ’構造断面図を示す。図２において、
２３はＮ型シリコン基板、２４はガードリング１２を構
成するＮ−ｗｅｌｌ層、２５はガードリング１３を構成
するＰ−ｗｅｌｌ層、２６はＮ+層、２７はＰ+層であ
る。
【００１４】以上説明した構造をとることにより、電源
電圧印加ピン１４および１５以外の全てのピン１６，１
７，１８，・・・に対して設けられた保護回路２２に、
共通の電源電圧ＶDDおよびＶSSが印加されるため、図２
に示すように、Ｐ−ｗｅｌｌ層２５とＮ−ｗｅｌｌ層２
４との間にダイオード２８が形成される。また、Ｐ−ｗ
ｅｌｌ層２５とＮ−ｗｅｌｌ層２４とを長く配線してい
るため、ダイオード２８の接合容量は、大容量となる。
電圧印加ピン１４および１５以外の全てのピン１６，１
７，１８，・・・に対して設けられた保護回路２２に、
共通の電源電圧ＶDDおよびＶSSが印加されるため、図２
に示すように、Ｐ−ｗｅｌｌ層２５とＮ−ｗｅｌｌ層２
４との間にダイオード２８が形成される。また、Ｐ−ｗ
ｅｌｌ層２５とＮ−ｗｅｌｌ層２４とを長く配線してい
るため、ダイオード２８の接合容量は、大容量となる。
【００１５】したがって、たとえば、図１に示すピン１
７に何らかの原因により正の高電圧が印加されると、ダ
イオード２２ａが導通し、正の高電圧は、ダイオード２
２ａを介してガイドライン１２に流れ込むが、ガイドラ
イン１２の配線による大容量により電荷が分散され、熱
となって減衰する。すなわち、任意のピンと電源電圧印
加ピン１４および１５との間の静電破壊に対する耐圧を
ある一定以上の値にすることができる。
７に何らかの原因により正の高電圧が印加されると、ダ
イオード２２ａが導通し、正の高電圧は、ダイオード２
２ａを介してガイドライン１２に流れ込むが、ガイドラ
イン１２の配線による大容量により電荷が分散され、熱
となって減衰する。すなわち、任意のピンと電源電圧印
加ピン１４および１５との間の静電破壊に対する耐圧を
ある一定以上の値にすることができる。
【００１６】以上説明したように、上述した一実施例に
よれば、電源電圧印加ピン１４および１５並びに各ピン
１６，１７，１８，・・・には、ガイドライン１２およ
び１３に対して、それぞれ保護回路２０〜２２が設けら
れているので、どのピンに正負いずれの高電圧が印加さ
れ、どのような経路でこれらの高電圧に起因する電流が
流れても、ＬＳＩチップ１０の内部回路１１が破壊され
ることはない。
よれば、電源電圧印加ピン１４および１５並びに各ピン
１６，１７，１８，・・・には、ガイドライン１２およ
び１３に対して、それぞれ保護回路２０〜２２が設けら
れているので、どのピンに正負いずれの高電圧が印加さ
れ、どのような経路でこれらの高電圧に起因する電流が
流れても、ＬＳＩチップ１０の内部回路１１が破壊され
ることはない。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、ＬＳＩチップの全てのピンに印加される高電圧によ
って内部回路が静電破壊されるのを防止することができ
るという効果がある。
ば、ＬＳＩチップの全てのピンに印加される高電圧によ
って内部回路が静電破壊されるのを防止することができ
るという効果がある。
【図１】 この発明の一実施例によるＬＳＩチップ等の
静電破壊防止回路を適用したＬＳＩチップ１０の構成を
示す概略図である。
静電破壊防止回路を適用したＬＳＩチップ１０の構成を
示す概略図である。
【図２】 図１に示すＬＳＩチップ１０の部分１０ａの
Ａ−Ａ’構造断面図である。
Ａ−Ａ’構造断面図である。
【図３】 従来のＬＳＩチップの入力ピン１近傍の構成
例を示す回路図である。
例を示す回路図である。
【図４】 従来のＬＳＩチップの出力ピン５近傍の構成
例を示す回路図である。
例を示す回路図である。
【図５】 従来の技術の不都合点を説明するための図で
ある。
ある。
１０……ＬＳＩチップ、１０ａ……部分、１１……内部
回路、１２，１３……ガードリング、１４，１５……電
源電圧印加ピン、１６〜１９……ピン、２０〜２２……
保護回路、２０ａ，２１ａ，２２ａ，２２ｂ，２８……
ダイオード、２３……Ｎ型基板、２４……Ｎ−ｗｅｌｌ
層、２５……Ｐ−ｗｅｌｌ層、２６……Ｎ+層、２７…
…Ｐ+層。
回路、１２，１３……ガードリング、１４，１５……電
源電圧印加ピン、１６〜１９……ピン、２０〜２２……
保護回路、２０ａ，２１ａ，２２ａ，２２ｂ，２８……
ダイオード、２３……Ｎ型基板、２４……Ｎ−ｗｅｌｌ
層、２５……Ｐ−ｗｅｌｌ層、２６……Ｎ+層、２７…
…Ｐ+層。
Claims (1)
- 【請求項１】 ＬＳＩチップ等の周囲に形成され、それ
ぞれ第１および第２の電源電圧が印加される第１および
第２のガードリングと、 前記ＬＳＩチップ等の内部回路にそれぞれ接続された複
数のピンと、前記第１および第２のガードリングとの間
に介挿された保護回路とを具備することを特徴とするＬ
ＳＩチップ等の静電破壊防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246637A JPH0697379A (ja) | 1992-09-16 | 1992-09-16 | Ｌｓｉチップ等の静電破壊防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246637A JPH0697379A (ja) | 1992-09-16 | 1992-09-16 | Ｌｓｉチップ等の静電破壊防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697379A true JPH0697379A (ja) | 1994-04-08 |
Family
ID=17151374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246637A Withdrawn JPH0697379A (ja) | 1992-09-16 | 1992-09-16 | Ｌｓｉチップ等の静電破壊防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697379A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750343A1 (de) * | 1995-06-23 | 1996-12-27 | Siemens Aktiengesellschaft | Schmelzsicherung mit ESD-Schutz |
| DE19539340B4 (de) * | 1995-10-19 | 2006-03-30 | Winbond Electronics Corp. | Elektronische Eingangs- oder Ausgangspuffer-Schaltung mit MOS-Transistor mit mehreren schleifenförmigen Zellen |
-
1992
- 1992-09-16 JP JP4246637A patent/JPH0697379A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750343A1 (de) * | 1995-06-23 | 1996-12-27 | Siemens Aktiengesellschaft | Schmelzsicherung mit ESD-Schutz |
| DE19539340B4 (de) * | 1995-10-19 | 2006-03-30 | Winbond Electronics Corp. | Elektronische Eingangs- oder Ausgangspuffer-Schaltung mit MOS-Transistor mit mehreren schleifenförmigen Zellen |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |