JPH0697395A - ２層ゲートプログラムｒｏｍの製造方法 - Google Patents
２層ゲートプログラムｒｏｍの製造方法Info
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- JPH0697395A JPH0697395A JP24681992A JP24681992A JPH0697395A JP H0697395 A JPH0697395 A JP H0697395A JP 24681992 A JP24681992 A JP 24681992A JP 24681992 A JP24681992 A JP 24681992A JP H0697395 A JPH0697395 A JP H0697395A
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【目的】 チャネル領域に対するイオン注入の領域合わ
せを、セルフアラインで行なえるようにすると共に、２
層ゲートを形成した後でイオン注入を行なわせることに
よりターンアラウンドタイムを低減を計る。 【構成】 半導体基板の上方に所定の間隔で複数の第１
ゲート層を形成し、前記第１ゲート層間に第２ゲート層
を形成し、前記第１ゲート層下方の前記基板の表面部分
をソース・ドレインとし、前記第２ゲート層下方の前記
基板の表面部分をチャネルとし、前記チャネルに選択的
にイオン注入してデータをプログラムする２層ゲートプ
ログラムＲＯＭの製造方法において、前記第２ゲート
を、前記第１ゲートの端部と部分的に重なるオーバーラ
ップ部を有するものとして構成し、前記イオン注入を、
前記第１及び第２ゲート層は貫通するが、前記第１ゲー
ト層のオーバーラップ部と第２ゲート層とが重なり合っ
た部分は共通しない条件で行うことを特徴とするものと
して構成される。
せを、セルフアラインで行なえるようにすると共に、２
層ゲートを形成した後でイオン注入を行なわせることに
よりターンアラウンドタイムを低減を計る。 【構成】 半導体基板の上方に所定の間隔で複数の第１
ゲート層を形成し、前記第１ゲート層間に第２ゲート層
を形成し、前記第１ゲート層下方の前記基板の表面部分
をソース・ドレインとし、前記第２ゲート層下方の前記
基板の表面部分をチャネルとし、前記チャネルに選択的
にイオン注入してデータをプログラムする２層ゲートプ
ログラムＲＯＭの製造方法において、前記第２ゲート
を、前記第１ゲートの端部と部分的に重なるオーバーラ
ップ部を有するものとして構成し、前記イオン注入を、
前記第１及び第２ゲート層は貫通するが、前記第１ゲー
ト層のオーバーラップ部と第２ゲート層とが重なり合っ
た部分は共通しない条件で行うことを特徴とするものと
して構成される。
Description
【０００１】
【産業上の利用分野】本発明は、２層ゲートプログラム
ＲＯＭの製造方法に関し、特に、チャネル領域に対して
イオン注入することによりデータプログラム可能な２層
ゲートプログラムＲＯＭの製造方法に関する。
ＲＯＭの製造方法に関し、特に、チャネル領域に対して
イオン注入することによりデータプログラム可能な２層
ゲートプログラムＲＯＭの製造方法に関する。
【０００２】
【従来の技術】図５は、従来の製造方法によるメモリ装
置の回路図であり、特に、１層ポリシリコンＮＡＮＤ型
セルを用いたＲＯＭを例示する。また、図６は、図５の
実際の装置の平面図、図７は図６のＡ−Ｂ線断面図であ
る。
置の回路図であり、特に、１層ポリシリコンＮＡＮＤ型
セルを用いたＲＯＭを例示する。また、図６は、図５の
実際の装置の平面図、図７は図６のＡ−Ｂ線断面図であ
る。
【０００３】図５から明らかなように、ビット線（アル
ミニウム配線）１は直列接続のトランジスタＴｒ1 ，Ｔ
ｒ1 ；Ｔｒ2 ，Ｔｒ2 …に直列に接続される。トランジ
スタＴｒ1 は選択トランジスタであり、トランジスタＴ
ｒ2 はメモリトランジスタである。トランジスタＴ
ｒ1 ，Ｔｒ2 のゲートには、選択線（ポリシリコン層）
２、ワード線（ポリシリコン層）３がそれぞれ接続され
ている。図６，図７からわかるように、トランジスタＴ
ｒ1 ，Ｔｒ2 は、半導体基板Ｓｂ上に所定間隔で形成さ
れたＮ+ 層５（ソース・ドレイン層）の間の半導体基板
上に、ポリシリコン層２，３（ゲート）を配し、ポリシ
リコン層２，３の下のチャネル領域８Ａのうちのあるも
のに選択的にイオン注入してイオン注入領域８に設定す
ることにより構成される。そして、コンタクト７に接続
するアルミニウム配線（ビット線）１を通じてデータの
読み出しが行なわれる。
ミニウム配線）１は直列接続のトランジスタＴｒ1 ，Ｔ
ｒ1 ；Ｔｒ2 ，Ｔｒ2 …に直列に接続される。トランジ
スタＴｒ1 は選択トランジスタであり、トランジスタＴ
ｒ2 はメモリトランジスタである。トランジスタＴ
ｒ1 ，Ｔｒ2 のゲートには、選択線（ポリシリコン層）
２、ワード線（ポリシリコン層）３がそれぞれ接続され
ている。図６，図７からわかるように、トランジスタＴ
ｒ1 ，Ｔｒ2 は、半導体基板Ｓｂ上に所定間隔で形成さ
れたＮ+ 層５（ソース・ドレイン層）の間の半導体基板
上に、ポリシリコン層２，３（ゲート）を配し、ポリシ
リコン層２，３の下のチャネル領域８Ａのうちのあるも
のに選択的にイオン注入してイオン注入領域８に設定す
ることにより構成される。そして、コンタクト７に接続
するアルミニウム配線（ビット線）１を通じてデータの
読み出しが行なわれる。
【０００４】以上のような構成を有するメモリ装置の製
造に当たっては、半導体基板Ｓｂの表面部分に先ずポリ
シリコン層２，３によってゲートを形成する。次に、Ｎ
+ 層５によってソースとドレインを形成する。そして、
メモリすべきデータに基づいて構成されたマスク（図示
せず）を用いて、チャネル領域８Ａへの選択的イオン注
入を実施して、データの書き込みを行なう。つまり、チ
ャネル領域８Ａへのイオン注入の有無により、トランジ
スタの動作が異なる。そして、イオン注入用のマスクに
プログラムされたデータが書き込まれ、その読み出しが
可能となる。
造に当たっては、半導体基板Ｓｂの表面部分に先ずポリ
シリコン層２，３によってゲートを形成する。次に、Ｎ
+ 層５によってソースとドレインを形成する。そして、
メモリすべきデータに基づいて構成されたマスク（図示
せず）を用いて、チャネル領域８Ａへの選択的イオン注
入を実施して、データの書き込みを行なう。つまり、チ
ャネル領域８Ａへのイオン注入の有無により、トランジ
スタの動作が異なる。そして、イオン注入用のマスクに
プログラムされたデータが書き込まれ、その読み出しが
可能となる。
【０００５】図８は従来の他の方法により製造されたメ
モリ装置の断面図であり、特に、２層ポリシリコンＮＡ
ＮＤ型のものを例示する。この構造では、先ずメモリす
べきデータに基づいてプログラムされたイオン注入用の
マスクにより、チャネル領域のうちのあるものに選択的
にイオン注入してイオン注入領域とする。これにより、
チャネル領域が選択的にデプレッションモードとなり、
データの設定が行なわれる。次に、半導体基板Ｓｂの上
方に、第１のポリシリコン層９を配する。次に、チャネ
ル領域８Ａの上方に、ゲート電極としての第２のポリシ
リコン層１０を形成する。次に、Ｎ+ 層５を形成する。
モリ装置の断面図であり、特に、２層ポリシリコンＮＡ
ＮＤ型のものを例示する。この構造では、先ずメモリす
べきデータに基づいてプログラムされたイオン注入用の
マスクにより、チャネル領域のうちのあるものに選択的
にイオン注入してイオン注入領域とする。これにより、
チャネル領域が選択的にデプレッションモードとなり、
データの設定が行なわれる。次に、半導体基板Ｓｂの上
方に、第１のポリシリコン層９を配する。次に、チャネ
ル領域８Ａの上方に、ゲート電極としての第２のポリシ
リコン層１０を形成する。次に、Ｎ+ 層５を形成する。
【０００６】以上のようにして製造された２層ポリシリ
コンＮＡＮＤ型マスクＲＯＭは、図７との比較からわか
るように、構造的にソース、ドレインとしてのＮ+ 層が
無い。このため、高密度でのトランジスタの配置が可能
である。そして第２のポリシリコン層１０をゲートとし
て動作させることにより、第１のポリシリコン層９の下
方を経由して、データの読み出しが可能である。
コンＮＡＮＤ型マスクＲＯＭは、図７との比較からわか
るように、構造的にソース、ドレインとしてのＮ+ 層が
無い。このため、高密度でのトランジスタの配置が可能
である。そして第２のポリシリコン層１０をゲートとし
て動作させることにより、第１のポリシリコン層９の下
方を経由して、データの読み出しが可能である。
【０００７】
【発明が解決しようとする課題】上記従来の図５〜図７
の１層ポリシリコンＮＡＮＤ型マスクＲＯＭでは高密度
化が困難である。これに対して、上記従来の図８の２層
ポリシリコンＮＡＮＤ型のＲＯＭは、高密度でのトラン
ジスタの配置を可能にできるという利点がある。その反
面、図８の２層ポリシリコンＮＡＮＤ型マスクＲＯＭの
製造に当たっては、イオン注入領域８を、マスクずれを
考慮してチャネル領域８Ａよりも大きく設定しなければ
ならない。このようにすると、隣のチャネル領域にイオ
ン注入がなされることもあり、歩留り低下を招いてしま
う。一方、隣のチャネル領域へのイオン注入を防止する
ためには、チャネル長を大きく設定すればよい。しか
し、このようにすると、高密度化の妨げとなってしま
う。
の１層ポリシリコンＮＡＮＤ型マスクＲＯＭでは高密度
化が困難である。これに対して、上記従来の図８の２層
ポリシリコンＮＡＮＤ型のＲＯＭは、高密度でのトラン
ジスタの配置を可能にできるという利点がある。その反
面、図８の２層ポリシリコンＮＡＮＤ型マスクＲＯＭの
製造に当たっては、イオン注入領域８を、マスクずれを
考慮してチャネル領域８Ａよりも大きく設定しなければ
ならない。このようにすると、隣のチャネル領域にイオ
ン注入がなされることもあり、歩留り低下を招いてしま
う。一方、隣のチャネル領域へのイオン注入を防止する
ためには、チャネル長を大きく設定すればよい。しか
し、このようにすると、高密度化の妨げとなってしま
う。
【０００８】また、図５〜図７の１層ポリシリコンＮＡ
ＮＤ型マスクＲＯＭでは、ターンアラウンドタイムを短
縮するため、ゲート２，３を形成した後にゲート２，３
の上方からイオン注入を行なう方法が一般的に用いられ
ている。これに対し、図８の２層ポリシリコンＮＡＮＤ
型マスクＲＯＭにおける第１のポリシリコン層９と第２
のポリシリコン層１０の重なり部分には、通常のイオン
注入条件でのイオンは通過しにくい。このため、イオン
注入しても、この重なり部分はエンハンスメントモード
のままであり、ＮＡＮＤ型マスクＲＯＭとして動作させ
ることができない。このため、従来は、第１のポリシリ
コン層９によるゲートを形成する前にイオン注入を実施
して、ターンアラウンドタイムを犠牲にしていた。
ＮＤ型マスクＲＯＭでは、ターンアラウンドタイムを短
縮するため、ゲート２，３を形成した後にゲート２，３
の上方からイオン注入を行なう方法が一般的に用いられ
ている。これに対し、図８の２層ポリシリコンＮＡＮＤ
型マスクＲＯＭにおける第１のポリシリコン層９と第２
のポリシリコン層１０の重なり部分には、通常のイオン
注入条件でのイオンは通過しにくい。このため、イオン
注入しても、この重なり部分はエンハンスメントモード
のままであり、ＮＡＮＤ型マスクＲＯＭとして動作させ
ることができない。このため、従来は、第１のポリシリ
コン層９によるゲートを形成する前にイオン注入を実施
して、ターンアラウンドタイムを犠牲にしていた。
【０００９】本発明は、上記に鑑みてなされたもので、
その目的は、２層ポリシリコン型マスクＲＯＭの製造に
おいて、マスクずれが起りにくく且つターンアラウンド
タイムの低減を実現することにある。
その目的は、２層ポリシリコン型マスクＲＯＭの製造に
おいて、マスクずれが起りにくく且つターンアラウンド
タイムの低減を実現することにある。
【００１０】
【課題を解決するための手段】本発明の装置は、半導体
基板の上方に所定の間隔で複数の第１ゲート層を形成
し、前記第１ゲート層間に第２ゲート層を形成し、前記
第１ゲート層下方の前記基板の表面部分をソース・ドレ
インとし、前記第２ゲート層下方の前記基板の表面部分
をチャネルとし、前記チャネルに選択的にイオン注入し
てデータをプログラムする２層ゲートプログラムＲＯＭ
の製造方法において、前記第２ゲートを、前記第１ゲー
トの端部と部分的に重なるオーバーラップ部を有するも
のとして構成し、前記イオン注入を、前記第１及び第２
ゲート層は貫通するが、前記第１ゲート層のオーバーラ
ップ部と第２ゲート層とが重なり合った部分は共通しな
い条件で行うことを特徴とするものとして構成される。
基板の上方に所定の間隔で複数の第１ゲート層を形成
し、前記第１ゲート層間に第２ゲート層を形成し、前記
第１ゲート層下方の前記基板の表面部分をソース・ドレ
インとし、前記第２ゲート層下方の前記基板の表面部分
をチャネルとし、前記チャネルに選択的にイオン注入し
てデータをプログラムする２層ゲートプログラムＲＯＭ
の製造方法において、前記第２ゲートを、前記第１ゲー
トの端部と部分的に重なるオーバーラップ部を有するも
のとして構成し、前記イオン注入を、前記第１及び第２
ゲート層は貫通するが、前記第１ゲート層のオーバーラ
ップ部と第２ゲート層とが重なり合った部分は共通しな
い条件で行うことを特徴とするものとして構成される。
【００１１】
【作用】チャネル部分へのイオン注入によりプログラム
が行われる。このとき、第１のゲート層のオーバーラッ
プ部と、第２のゲート層とが重なった部分の下方には、
イオンが貫通しない。このため、イオン注入の行われる
チャネルにおいても、イオン注入される範囲はセルフア
ラインで行われる。しかも、当然、そのイオン注入は、
第１及び第２のゲート層形成後に行われる。これによ
り、ターンアラウンドタイムの低減も実現される。
が行われる。このとき、第１のゲート層のオーバーラッ
プ部と、第２のゲート層とが重なった部分の下方には、
イオンが貫通しない。このため、イオン注入の行われる
チャネルにおいても、イオン注入される範囲はセルフア
ラインで行われる。しかも、当然、そのイオン注入は、
第１及び第２のゲート層形成後に行われる。これによ
り、ターンアラウンドタイムの低減も実現される。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１３】図１は本発明の一実施例の工程断面図であ
る。
る。
【００１４】図１（ａ）からわかるように、前面にＮ型
イオンの注入を行う。
イオンの注入を行う。
【００１５】次に、図１（ｂ）からわかるように、半導
体基板Ｓｂの上方に、第１のポリシリコン層９を配す
る。
体基板Ｓｂの上方に、第１のポリシリコン層９を配す
る。
【００１６】次に、図１（ｃ）からわかるように、ゲー
トとしての第２のポリシリコン層１０を形成する。この
状態では、セルトランジスタＣＴ1 ，ＣＴ2 は、全て、
デプレッションタイプとなっている。そして、基板Ｓｂ
内の表面近傍に、Ｎ+ 層５を形成する。
トとしての第２のポリシリコン層１０を形成する。この
状態では、セルトランジスタＣＴ1 ，ＣＴ2 は、全て、
デプレッションタイプとなっている。そして、基板Ｓｂ
内の表面近傍に、Ｎ+ 層５を形成する。
【００１７】次に、同図（ｄ）に示すように、データプ
ログラムに基づいて形成したマスクＭを用いて、第１及
び第２のポリシリコン層９，１０の上方からＰ型イオン
注入を行なう。図示のマスクＭは、セルトランジスタＣ
Ｔ2 の上方が開口しており、セルトランジスタＣＴ1 の
上方は閉じている。このため、セルトランジスタＣＴ2
の下方のチャネル領域８Ａ（１）にはＰ型イオンが注入
されるが、セルトランジスタＣＴ1 の下方のチャネル領
域８Ａ（２）にはＰ型イオンは注入されない。イオン注
入されたトランジスタＣＴ2 は、前に注入したＮ型イオ
ンが打ち消されて、エンハンスモードとなるようにす
る。この場合のトランジスタＣＴ2 の閾値電圧は約１Ｖ
となるようにする。また、イオン注入の加速電圧は、第
１及び第２のポリシリコン９，１０のみの部分（重って
ない部分）はイオンが通るが、第１及び第２のポリシリ
コン９，１０が重なった部分、つまり、オーバーラップ
部１１は、イオンが通らない程度の値に設定する。その
結果、オーバーラップ部１１の下方の部分１１Ａはデプ
レッションタイプのままである。このため、正常なトラ
ンジスタとしての動作が可能となる。また、チャネル領
域に対するイオン注入領域のマスク合わせは、オーバー
ラップ部１１の存在によりセルフアラインとなる。この
ためマスクＲＯＭを高密度で形成することができる。
ログラムに基づいて形成したマスクＭを用いて、第１及
び第２のポリシリコン層９，１０の上方からＰ型イオン
注入を行なう。図示のマスクＭは、セルトランジスタＣ
Ｔ2 の上方が開口しており、セルトランジスタＣＴ1 の
上方は閉じている。このため、セルトランジスタＣＴ2
の下方のチャネル領域８Ａ（１）にはＰ型イオンが注入
されるが、セルトランジスタＣＴ1 の下方のチャネル領
域８Ａ（２）にはＰ型イオンは注入されない。イオン注
入されたトランジスタＣＴ2 は、前に注入したＮ型イオ
ンが打ち消されて、エンハンスモードとなるようにす
る。この場合のトランジスタＣＴ2 の閾値電圧は約１Ｖ
となるようにする。また、イオン注入の加速電圧は、第
１及び第２のポリシリコン９，１０のみの部分（重って
ない部分）はイオンが通るが、第１及び第２のポリシリ
コン９，１０が重なった部分、つまり、オーバーラップ
部１１は、イオンが通らない程度の値に設定する。その
結果、オーバーラップ部１１の下方の部分１１Ａはデプ
レッションタイプのままである。このため、正常なトラ
ンジスタとしての動作が可能となる。また、チャネル領
域に対するイオン注入領域のマスク合わせは、オーバー
ラップ部１１の存在によりセルフアラインとなる。この
ためマスクＲＯＭを高密度で形成することができる。
【００１８】図２は、本発明の他の実施例により製造し
た半導体メモリ装置の回路図である。
た半導体メモリ装置の回路図である。
【００１９】図２に示すように、選択トランジスタＴｒ
1 とメモリトランジスタＴｒ2 のゲートには選択線（ポ
リシリコン層）２とワード線（ポリシリコン層）３がそ
れぞれ接続されている。図２の左右方向両側の選択トラ
ンジスタＴｒ1 （１），Ｔｒ1 （３）にはメインビット
線（アルミニウム配線）１２が接続され、中央の選択ト
ランジスタＴｒ1 （２）には仮想グランド線（アルミニ
ウム配線）１３が接続されている。
1 とメモリトランジスタＴｒ2 のゲートには選択線（ポ
リシリコン層）２とワード線（ポリシリコン層）３がそ
れぞれ接続されている。図２の左右方向両側の選択トラ
ンジスタＴｒ1 （１），Ｔｒ1 （３）にはメインビット
線（アルミニウム配線）１２が接続され、中央の選択ト
ランジスタＴｒ1 （２）には仮想グランド線（アルミニ
ウム配線）１３が接続されている。
【００２０】図３は、図２の具体的装置の平面図であ
る。図３に示すように、ソース領域、ドレイン領域を埋
め込みＮ+ 層１５で形成する。この層１５と直角に、第
１のポリシリコン層９と第２のポリシリコン層１０を交
互に配列し、ＮＯＲ型セルを形成している。
る。図３に示すように、ソース領域、ドレイン領域を埋
め込みＮ+ 層１５で形成する。この層１５と直角に、第
１のポリシリコン層９と第２のポリシリコン層１０を交
互に配列し、ＮＯＲ型セルを形成している。
【００２１】図４は、図３のＣ−Ｄ線断面図である。
【００２２】図４（ａ）に示すように、半導体基板Ｓｂ
にＮ+ 層１５を形成する。このＮ+層１５はソース／ド
レイン領域となるものである。次に、全面にＰ面イオン
注入を行う。
にＮ+ 層１５を形成する。このＮ+層１５はソース／ド
レイン領域となるものである。次に、全面にＰ面イオン
注入を行う。
【００２３】この状態で、同図（ｂ）からわかるよう
に、半導体基板Ｓｂの上方に第１のポリシリコン層２，
３を形成する。
に、半導体基板Ｓｂの上方に第１のポリシリコン層２，
３を形成する。
【００２４】この後に、同図（ｃ）に示すように、第２
のポリシリコン層１０によってゲートを形成する。この
第２のポリシリコン層１０は、第１のポリシリコン層９
に重なるオーバーラップ部１１を有するように形成され
る。この状態ではセルトランジスタＣＴ1 ，ＣＴ2 はエ
ンハンスタイプとなっている。この場合のセルトランジ
スタＣＴ1 ，ＣＴ2 の閾値電圧は約７〜８Ｖであり、通
常の動作ではオフ状態となる。
のポリシリコン層１０によってゲートを形成する。この
第２のポリシリコン層１０は、第１のポリシリコン層９
に重なるオーバーラップ部１１を有するように形成され
る。この状態ではセルトランジスタＣＴ1 ，ＣＴ2 はエ
ンハンスタイプとなっている。この場合のセルトランジ
スタＣＴ1 ，ＣＴ2 の閾値電圧は約７〜８Ｖであり、通
常の動作ではオフ状態となる。
【００２５】次に、同図（ｄ）からわかるように、デー
タプログラムに基づくマスクＭを用いて、Ｎ型イオン注
入を行なう。この時、イオン注入されたトランジスタＣ
Ｔ1は、前に注入されたＰ型イオンが打ち消されて、閾
値１Ｖの通常のエンハンスタイプとなる。また、そのイ
オン注入の加速電圧は、先の実施例と同様に、１層のポ
リシリコンではイオンが通るが、２層分のポリシリコン
が重なるオーバーラップ部１１ではイオンが通らない程
度の値、つまりオーバーラップ部１１の下の部分は閾値
７〜８Ｖのエンハンスタイプのままとなるようにする。
つまり、イオン注入されたセルトランジスタＣＴ1 は、
通常のエンハンスメントモードとなり、閾値電圧は約１
Ｖとなる。また、オーバーラップ部１１の下の領域は閾
値電圧が７〜８Ｖのままである。このため、通常の動作
ではオフしたままであり、正常な動作が可能となる。ま
た、チャンネル領域８Ａに対するイオン注入領域のマイ
ク合わせは、オーバーラップ部１１の存在によりセルフ
アラインとなる。このためマスクＲＯＭを高密度で形成
することができる。
タプログラムに基づくマスクＭを用いて、Ｎ型イオン注
入を行なう。この時、イオン注入されたトランジスタＣ
Ｔ1は、前に注入されたＰ型イオンが打ち消されて、閾
値１Ｖの通常のエンハンスタイプとなる。また、そのイ
オン注入の加速電圧は、先の実施例と同様に、１層のポ
リシリコンではイオンが通るが、２層分のポリシリコン
が重なるオーバーラップ部１１ではイオンが通らない程
度の値、つまりオーバーラップ部１１の下の部分は閾値
７〜８Ｖのエンハンスタイプのままとなるようにする。
つまり、イオン注入されたセルトランジスタＣＴ1 は、
通常のエンハンスメントモードとなり、閾値電圧は約１
Ｖとなる。また、オーバーラップ部１１の下の領域は閾
値電圧が７〜８Ｖのままである。このため、通常の動作
ではオフしたままであり、正常な動作が可能となる。ま
た、チャンネル領域８Ａに対するイオン注入領域のマイ
ク合わせは、オーバーラップ部１１の存在によりセルフ
アラインとなる。このためマスクＲＯＭを高密度で形成
することができる。
【００２６】
【発明の効果】以上述べたように、本発明によれば、イ
オン注入領域をセルフアラインにより正確に狭い範囲に
限定することが可能なため、微細で高密度なマスクＲＯ
Ｍを製造できるばかりでなく、２層ゲートを形成した後
でデータに対応したマスクによるイオン注入を行なうこ
とになるので、ターンアラウンドタイムの短縮が可能で
あり、メモリ装置の生産性を高めることができる。
オン注入領域をセルフアラインにより正確に狭い範囲に
限定することが可能なため、微細で高密度なマスクＲＯ
Ｍを製造できるばかりでなく、２層ゲートを形成した後
でデータに対応したマスクによるイオン注入を行なうこ
とになるので、ターンアラウンドタイムの短縮が可能で
あり、メモリ装置の生産性を高めることができる。
【図１】本発明の一実施例によるメモリ装置の工程断面
図。
図。
【図２】本発明の他の実施例によるメモリ装置の回路
図。
図。
【図３】図２の具体例の平面図。
【図４】図３のＣ−Ｄ断面で示す工程断面図。
【図５】従来の半導体メモリ装置製造方法によるメモリ
装置の回路構成図。
装置の回路構成図。
【図６】図５の構成のメモリ装置の平面図。
【図７】図６のＡ−Ｂ線断面図。
【図８】従来の他の例に係る半導体メモリ装置製造方法
によるメモリ装置の断面図。
によるメモリ装置の断面図。
１ ビット線 ２ 選択線 ３ ワード線 ４ ポリシリコン層 ５ Ｎ+ 層 ６ アルミニウム配線 ７ コンタクト ８ イオン注入領域 ９ 第１のポリシリコン層 １０ 第２のポリシリコン層 １１ オーバーラップ部 １２ メインビット線 １３ 仮想グランド線 １４ チャネル領域 １５ 埋め込みＮ+ 層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (1)
- 【請求項１】半導体基板の上方に所定の間隔で複数の第
１ゲート層を形成し、前記第１ゲート層間に第２ゲート
層を形成し、前記第１ゲート層下方の前記基板の表面部
分をソース・ドレインとし、前記第２ゲート層下方の前
記基板の表面部分をチャネルとし、前記チャネルに選択
的にイオン注入してデータをプログラムする２層ゲート
プログラムＲＯＭの製造方法において、 前記第２ゲートを、前記第１ゲートの端部と部分的に重
なるオーバーラップ部を有するものとして構成し、 前記イオン注入を、前記第１及び第２ゲート層は貫通す
るが、前記第１ゲート層のオーバーラップ部と第２ゲー
ト層とが重なり合った部分は共通しない条件で行うこと
を特徴とする、 ２層ゲートプログラムＲＯＭの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24681992A JP2908139B2 (ja) | 1992-09-16 | 1992-09-16 | ２層ゲートプログラムｒｏｍの製造方法 |
| US08/121,519 US5403765A (en) | 1992-09-16 | 1993-09-16 | Method of manufacturing double-layer gate programmable ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24681992A JP2908139B2 (ja) | 1992-09-16 | 1992-09-16 | ２層ゲートプログラムｒｏｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697395A true JPH0697395A (ja) | 1994-04-08 |
| JP2908139B2 JP2908139B2 (ja) | 1999-06-21 |
Family
ID=17154169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24681992A Expired - Fee Related JP2908139B2 (ja) | 1992-09-16 | 1992-09-16 | ２層ゲートプログラムｒｏｍの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5403765A (ja) |
| JP (1) | JP2908139B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2908139B2 (ja) | 1992-09-16 | 1999-06-21 | 株式会社東芝 | ２層ゲートプログラムｒｏｍの製造方法 |
| US7291382B2 (en) * | 2004-09-24 | 2007-11-06 | Kimberly-Clark Worldwide, Inc. | Low density flexible resilient absorbent open-cell thermoplastic foam |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4294001A (en) * | 1979-01-08 | 1981-10-13 | Texas Instruments Incorporated | Method of making implant programmable metal gate MOS read only memory |
| JP2723147B2 (ja) * | 1986-06-25 | 1998-03-09 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5149667A (en) * | 1989-05-31 | 1992-09-22 | Samsung Electronics Co., Ltd. | Mask ROM device having double polycrystalline silicone and process for producing the same |
| JP2577093B2 (ja) * | 1989-09-14 | 1997-01-29 | 三星電子株式会社 | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
| JP2908139B2 (ja) | 1992-09-16 | 1999-06-21 | 株式会社東芝 | ２層ゲートプログラムｒｏｍの製造方法 |
-
1992
- 1992-09-16 JP JP24681992A patent/JP2908139B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-16 US US08/121,519 patent/US5403765A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2908139B2 (ja) | 1999-06-21 |
| US5403765A (en) | 1995-04-04 |
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