JPH0697448A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0697448A JPH0697448A JP4050202A JP5020292A JPH0697448A JP H0697448 A JPH0697448 A JP H0697448A JP 4050202 A JP4050202 A JP 4050202A JP 5020292 A JP5020292 A JP 5020292A JP H0697448 A JPH0697448 A JP H0697448A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】電界効果トランジスタに寄生するパイポーラト
ランジスタの効果を抑えサージ破壊耐量を向上させる。 【構成】電界効果トランジスタを構成するユニットセル
のベース領域３のコーナー部にソース領域４を形成しな
い部分を作り、またこの部分でベース層とのコンタクト
９を取る事により寄生バイポーラトランジスタのｈFEを
低下させ、また寄生バイポーラトランジスタのベース抵
抗を低減し、寄生バイポーラトランジスタのターンオン
による破壊を防ぐ。
ランジスタの効果を抑えサージ破壊耐量を向上させる。 【構成】電界効果トランジスタを構成するユニットセル
のベース領域３のコーナー部にソース領域４を形成しな
い部分を作り、またこの部分でベース層とのコンタクト
９を取る事により寄生バイポーラトランジスタのｈFEを
低下させ、また寄生バイポーラトランジスタのベース抵
抗を低減し、寄生バイポーラトランジスタのターンオン
による破壊を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
関し、特にドレイン・ソース間に印加されるサージに対
する破壊耐量を向上させた構造に関する。
関し、特にドレイン・ソース間に印加されるサージに対
する破壊耐量を向上させた構造に関する。
【０００２】
【従来の技術】従来の高耐圧ＭＯＳ型電界効果トランジ
スタは１つの半導体基板に単一で単位トランジスタを形
成する多数のセルを有し、この多数のセルを並列接続し
た構成となっていた。このセル部の平面形状を図４
（Ａ）に、また図４（Ａ）のＸ−Ｘ，Ｙ−Ｙに沿った断
面図を図４（Ｂ）及び図４（Ｃ）に示す。
スタは１つの半導体基板に単一で単位トランジスタを形
成する多数のセルを有し、この多数のセルを並列接続し
た構成となっていた。このセル部の平面形状を図４
（Ａ）に、また図４（Ａ）のＸ−Ｘ，Ｙ−Ｙに沿った断
面図を図４（Ｂ）及び図４（Ｃ）に示す。
【０００３】この従来の電界効果トランジスタを例えば
Ｎチャネル形のものの例を取るとＮ+ シリコン基板１に
エピタキシャル層２を成長させて、これをドレイン領域
として作用するドレイン基板とし、このドレイン基板上
にゲート酸化膜５をまず形成し、その上にゲート電極６
となるポリシリコンを形成し、このポリシリコンに約１
１Ω／□程度にリンをドープしてＮ型にした後、所定の
形状にパターニングし、ボロンのイオン注入、押込みを
行いＰ型ベース領域を形成し、その後ソース領域４を選
択的に形成するためのフォトレジスト工程を通り、リン
あるいはヒ素のイオン注入、押込みによりＮ+ 型ソース
領域４を形成する。この後、層間絶縁膜７の形成、コン
タクトホール１０の形成、ソース電極８の形成、ドレイ
ン基板の裏面へのドレイン電極１１の形成などの主要な
工程を通り、形成されていた。
Ｎチャネル形のものの例を取るとＮ+ シリコン基板１に
エピタキシャル層２を成長させて、これをドレイン領域
として作用するドレイン基板とし、このドレイン基板上
にゲート酸化膜５をまず形成し、その上にゲート電極６
となるポリシリコンを形成し、このポリシリコンに約１
１Ω／□程度にリンをドープしてＮ型にした後、所定の
形状にパターニングし、ボロンのイオン注入、押込みを
行いＰ型ベース領域を形成し、その後ソース領域４を選
択的に形成するためのフォトレジスト工程を通り、リン
あるいはヒ素のイオン注入、押込みによりＮ+ 型ソース
領域４を形成する。この後、層間絶縁膜７の形成、コン
タクトホール１０の形成、ソース電極８の形成、ドレイ
ン基板の裏面へのドレイン電極１１の形成などの主要な
工程を通り、形成されていた。
【０００４】また、この従来の電界効果トランジスタで
は、ソース領域４を環状に形成してその内部のセル中心
部にＰ型ベース・コンタクト領域９を形成していた。ソ
ース領域４は平面的にはコーナー部１６を有する多角形
の形状となっていた。
は、ソース領域４を環状に形成してその内部のセル中心
部にＰ型ベース・コンタクト領域９を形成していた。ソ
ース領域４は平面的にはコーナー部１６を有する多角形
の形状となっていた。
【０００５】なお、図５（Ａ）〜（Ｃ）は図４のベース
・コーナー部１６を面取りし、ベース領域３の平面形状
をベース・コーナー部１６の形状に対応した八角形とし
た場合の従来の半導体装置の平面図及び断面図である。
ベース形状が異なる点以外は構造・製造方法とも図４の
場合と同一である。
・コーナー部１６を面取りし、ベース領域３の平面形状
をベース・コーナー部１６の形状に対応した八角形とし
た場合の従来の半導体装置の平面図及び断面図である。
ベース形状が異なる点以外は構造・製造方法とも図４の
場合と同一である。
【０００６】
【発明が解決しようとする課題】この従来の電界効果ト
ランジスタではＰ型ベース・コーナー部１６にもＮ+ 型
ソース領域４が形成されているため、Ｎ+ ソース（エミ
ッタ）−Ｐベース（ベース）−Ｎ- ドレイン（コレク
タ）により構成される寄生ＮＰＮトランジスタのｈFEが
大きく（図６に示す様にベース・コーナー部１６ではコ
ーナー部１６の不純物６０が半径方向に拡散するため辺
部６２に比べ濃度が低く、拡散深さも浅くなる。これは
点線で示したベース拡散層６３との比較で明瞭であ
る。）またＰ型ベースコンタクト領域９がセルの中心部
にあるため図７（Ａ）に示す様にＮ+ 型ソース領域４直
下のベース抵抗７０が大きい部分が角部に生じる。この
角部ではＰ型ベースコンタクト領域９の距離が大きく、
寄生ＮＰＮトランジスタのベース抵抗７０が大きいた
め、インダクタンス負荷等での応用ではインダクタンス
からの逆起電力によりドレイン−ベース間の接合がブレ
ークダウンし、ブレークダウン電流が寄生ＮＰＮトラン
ジスタのベース抵抗を流れ、寄生ＮＰＮトランジスタの
ベース・エミッタ間であるドレイン・ベース間接合を順
バイアスする事により寄生ＮＰＮトランジスタがターン
オンし、電流集中により電界効果トランジスタが破壊し
やすいという問題点があった。
ランジスタではＰ型ベース・コーナー部１６にもＮ+ 型
ソース領域４が形成されているため、Ｎ+ ソース（エミ
ッタ）−Ｐベース（ベース）−Ｎ- ドレイン（コレク
タ）により構成される寄生ＮＰＮトランジスタのｈFEが
大きく（図６に示す様にベース・コーナー部１６ではコ
ーナー部１６の不純物６０が半径方向に拡散するため辺
部６２に比べ濃度が低く、拡散深さも浅くなる。これは
点線で示したベース拡散層６３との比較で明瞭であ
る。）またＰ型ベースコンタクト領域９がセルの中心部
にあるため図７（Ａ）に示す様にＮ+ 型ソース領域４直
下のベース抵抗７０が大きい部分が角部に生じる。この
角部ではＰ型ベースコンタクト領域９の距離が大きく、
寄生ＮＰＮトランジスタのベース抵抗７０が大きいた
め、インダクタンス負荷等での応用ではインダクタンス
からの逆起電力によりドレイン−ベース間の接合がブレ
ークダウンし、ブレークダウン電流が寄生ＮＰＮトラン
ジスタのベース抵抗を流れ、寄生ＮＰＮトランジスタの
ベース・エミッタ間であるドレイン・ベース間接合を順
バイアスする事により寄生ＮＰＮトランジスタがターン
オンし、電流集中により電界効果トランジスタが破壊し
やすいという問題点があった。
【０００７】
【課題を解決するための手段】本発明によれば、一導電
型の半導体基板上に他の導電型の第１の半導体領域を有
し、第１の半導体領域内に一導電型の第２の半導体領域
を有する電界効果トランジスタにおいて、第２の半導体
領域の平面形状の角部に凹部が形成されている電界効果
トランジスタが得られる。
型の半導体基板上に他の導電型の第１の半導体領域を有
し、第１の半導体領域内に一導電型の第２の半導体領域
を有する電界効果トランジスタにおいて、第２の半導体
領域の平面形状の角部に凹部が形成されている電界効果
トランジスタが得られる。
【０００８】更に本発明によれば、前述の第１及び第２
の半導体領域が電気的に接続されているもの、前述の凹
部が第２の半導体領域のコーナー部に形成されているも
の、第２の半導体領域が凹部を有する多角形の電界効果
トランジスタが得られる。
の半導体領域が電気的に接続されているもの、前述の凹
部が第２の半導体領域のコーナー部に形成されているも
の、第２の半導体領域が凹部を有する多角形の電界効果
トランジスタが得られる。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の実施例である縦型ＭＯＳ電
界効果トランジスタのチップ平面図である。チップ表面
にはゲートパッド１２、ソースパッド１３、ゲート直列
抵抗を抑えるゲートフィンガー１４、セル部１５があ
り、ドレイン電極は裏面である。この電界効果トランジ
スタは１つの半導体基板に単位トランジスタであるセル
を多数有し、これらセルが並列に接続された構造となっ
ている。
界効果トランジスタのチップ平面図である。チップ表面
にはゲートパッド１２、ソースパッド１３、ゲート直列
抵抗を抑えるゲートフィンガー１４、セル部１５があ
り、ドレイン電極は裏面である。この電界効果トランジ
スタは１つの半導体基板に単位トランジスタであるセル
を多数有し、これらセルが並列に接続された構造となっ
ている。
【００１１】図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）
はそれぞれ本発明の第１の実施例、第２の実施例を示し
たもので、それぞれ単位セルの平面図及びＸ−Ｘ，Ｙ−
Ｙに沿った断面図である。
はそれぞれ本発明の第１の実施例、第２の実施例を示し
たもので、それぞれ単位セルの平面図及びＸ−Ｘ，Ｙ−
Ｙに沿った断面図である。
【００１２】製造方法は従来技術とほとんど同じ工程で
あるがソースイオン注入時のマスクパターンを変えてい
る。
あるがソースイオン注入時のマスクパターンを変えてい
る。
【００１３】例えば、Ｎチャネル型の５００Ｖ耐圧クラ
スの電界効果トランジスタでは、シリコンに約１０18／
ｃｍ3 程度アンチモンをドープしたＮ+ 型ドレイン領域
１に約２．７×１０14／ｃｍ3 にリンがドープされた約
５０μｍの厚さにエピタキシャル層２が形成されたもの
をドレイン基板として用いる。
スの電界効果トランジスタでは、シリコンに約１０18／
ｃｍ3 程度アンチモンをドープしたＮ+ 型ドレイン領域
１に約２．７×１０14／ｃｍ3 にリンがドープされた約
５０μｍの厚さにエピタキシャル層２が形成されたもの
をドレイン基板として用いる。
【００１４】ゲート酸化膜５は約１０００オングストロ
ーム、ゲート電極６は約６０００オングストロームＬＰ
ＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により形成した
ポリシリコンにリンを約１１Ω／□程度に拡散したもの
を用いている。Ｐ型ベース領域３はボロンをドーズ量約
４．９×１０13／ｃｍ2 打込みエネルギー約７０ｋｅＶ
でイオン注入し約１１４０℃で約１６５分押込んで形成
する。この時Ｐ型ベース領域３の深さは約３．５μｍ、
表面濃度は約１×１０18／ｃｍ3 程度である。
ーム、ゲート電極６は約６０００オングストロームＬＰ
ＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により形成した
ポリシリコンにリンを約１１Ω／□程度に拡散したもの
を用いている。Ｐ型ベース領域３はボロンをドーズ量約
４．９×１０13／ｃｍ2 打込みエネルギー約７０ｋｅＶ
でイオン注入し約１１４０℃で約１６５分押込んで形成
する。この時Ｐ型ベース領域３の深さは約３．５μｍ、
表面濃度は約１×１０18／ｃｍ3 程度である。
【００１５】この後フォトレジスト工程によりソースイ
オン注入時のマスクを各セルで角部に凹を有するような
パターンに形成し、ヒ素をドーズ量約１×１０16／ｃｍ
2 打込みエネルギー約７０ＫｅＶでイオン注入し、マス
ク材を除去した後約１０００℃で約３０分押込んでＮ+
型ソース領域４を形成する。この時Ｎ+ 型ベース領域４
の深さは約０．３μｍ、表面濃度は約１×１０21／ｃｍ
3 程度である。代表的なセル寸法はユニットセル寸法が
約２５μｍ×２５μｍ、ゲート電極６の開口部１７の寸
法が約１３μｍ×１３μｍ、コンタクトホールは約８μ
ｍ×８μｍ、Ｐ型ベースコンタクト領域９は幅約２μｍ
であり、ユニットセル中心部のＮ+ 型ソース領域を約４
μｍ×４μｍ残す様に形成している。
オン注入時のマスクを各セルで角部に凹を有するような
パターンに形成し、ヒ素をドーズ量約１×１０16／ｃｍ
2 打込みエネルギー約７０ＫｅＶでイオン注入し、マス
ク材を除去した後約１０００℃で約３０分押込んでＮ+
型ソース領域４を形成する。この時Ｎ+ 型ベース領域４
の深さは約０．３μｍ、表面濃度は約１×１０21／ｃｍ
3 程度である。代表的なセル寸法はユニットセル寸法が
約２５μｍ×２５μｍ、ゲート電極６の開口部１７の寸
法が約１３μｍ×１３μｍ、コンタクトホールは約８μ
ｍ×８μｍ、Ｐ型ベースコンタクト領域９は幅約２μｍ
であり、ユニットセル中心部のＮ+ 型ソース領域を約４
μｍ×４μｍ残す様に形成している。
【００１６】層間絶縁膜７は厚さ約１００００オングス
トロームでリンを８モル程度ドープしたりリンガラスで
あり、フォトレジスト工程でコンタクトホール１０を形
成した後、アルミニウムを約３．５μｍ蒸着し、フォト
レジスト工程で所定のパターンに形成してソース電極８
を形成する。ドレイン電極１１は銀を主体とした金属層
により形成される。
トロームでリンを８モル程度ドープしたりリンガラスで
あり、フォトレジスト工程でコンタクトホール１０を形
成した後、アルミニウムを約３．５μｍ蒸着し、フォト
レジスト工程で所定のパターンに形成してソース電極８
を形成する。ドレイン電極１１は銀を主体とした金属層
により形成される。
【００１７】以上、Ｎチャネル型領域について説明した
がＰチャネル型に於ても同様の効果が得られる。またベ
ース領域のコーナー部にソース領域が形成されていなけ
れば、形状は様々考えられる。なお、縦型電界効果トラ
ンジスタ以外のデバイスについても、イオン注入によっ
て形成し、電圧をかけるものについては同様の電流集中
が生ずるものについて適用することができる。例えば横
型ＭＯＳ電界効果トランジスタ等である。
がＰチャネル型に於ても同様の効果が得られる。またベ
ース領域のコーナー部にソース領域が形成されていなけ
れば、形状は様々考えられる。なお、縦型電界効果トラ
ンジスタ以外のデバイスについても、イオン注入によっ
て形成し、電圧をかけるものについては同様の電流集中
が生ずるものについて適用することができる。例えば横
型ＭＯＳ電界効果トランジスタ等である。
【００１８】
【発明の効果】以上説明した様に、本発明によれば、Ｐ
型ベースコーナー部にＮ+ 型ソース領域を形成しないた
め従来技術の半導体装置で一番寄生ＮＰＮトランジスタ
のｈFEが高かった部分がなくなり、またＰ型ベース・コ
ンタクト領域９をこのＰベースコーナー部１６の近傍に
設けたため、Ｎ+ 型ソース領域４の直下のＰ型ベース領
域３の横方向抵抗の大きい部分までの距離が従来約８．
５μｍだったのが５μｍと約４０％短かくなったため、
寄生ＮＰＮトランジスタのベース抵抗が約４０％低くな
り、破壊耐量は約４０％向上した。
型ベースコーナー部にＮ+ 型ソース領域を形成しないた
め従来技術の半導体装置で一番寄生ＮＰＮトランジスタ
のｈFEが高かった部分がなくなり、またＰ型ベース・コ
ンタクト領域９をこのＰベースコーナー部１６の近傍に
設けたため、Ｎ+ 型ソース領域４の直下のＰ型ベース領
域３の横方向抵抗の大きい部分までの距離が従来約８．
５μｍだったのが５μｍと約４０％短かくなったため、
寄生ＮＰＮトランジスタのベース抵抗が約４０％低くな
り、破壊耐量は約４０％向上した。
【００１９】また、本発明では四角形セルを例にとり説
明して来たが、三角形セル、六角形セル、一般的な多角
形セルでは全て同様の効果を得る事ができるが、ベース
抵抗の分散性を考えると多角形の方が望ましく、この
時、凹部は複数存在し、それが均等に近い間隔で存在す
るが望ましい。特に望ましくは、多角形セルに凹部が４
箇所存在し、それぞれが対角線上で対称の位置に存在す
る場合で、この場合、最も破壊耐量を向上させることが
できる。
明して来たが、三角形セル、六角形セル、一般的な多角
形セルでは全て同様の効果を得る事ができるが、ベース
抵抗の分散性を考えると多角形の方が望ましく、この
時、凹部は複数存在し、それが均等に近い間隔で存在す
るが望ましい。特に望ましくは、多角形セルに凹部が４
箇所存在し、それぞれが対角線上で対称の位置に存在す
る場合で、この場合、最も破壊耐量を向上させることが
できる。
【００２０】更に、Ｐチャネル型についても同様な効果
が得られる。
が得られる。
【図１】本発明による半導体装置の一実施例を示すチッ
プ平面図
プ平面図
【図２】本発明による第１の実施例を示すセル部平面図
及び断面図
及び断面図
【図３】本発明による第２の実施例を示すセル部平面図
及び断面図
及び断面図
【図４】従来のセルを示す平面図及び断面図
【図５】従来のセルを示す平面図及び断面図
【図６】ベースコーナー部の不純物の横方向拡散の説明
図
図
【図７】寄生バイポーラトランジスタのベース抵抗構成
図
図
１ Ｎ+ ドレイン ２ Ｎ- ドレイン ３ Ｐベース ４ Ｎ+ ソース ５ ゲート酸化膜 ６ ゲート電極 ７ 層間絶縁膜 ８ ソース電極 ９ Ｐベース・コンタクト １０ コンタクトホール １１ ドレイン電極 １２ ゲートパッド １３ ソースパッド １４ ゲートフィンガー １５ セル部 １６ Ｐベース・コーナー部 １７ ゲート電極の開口部
Claims (5)
- 【請求項１】 一導電型の半導体基板の一主表面に他の
導電型の第１の半導体領域を有し、前記第１の半導体領
域内に一導電型の第２の半導体領域を有する電界効果ト
ランジスタにおいて、前記第２の半導体領域の平面形状
の角部に凹部が形成されていることを特徴とする電界効
果トランジスタ。 - 【請求項２】 前記第１の半導体領域上および第２の半
導体領域上に電極を有し、前記第１の半導体領域及び前
記第２の半導体領域が前記電極によって電気的に接続さ
れていることを特徴とする請求項１記載の電界効果トラ
ンジスタ。 - 【請求項３】 前記半導体基板と前記第２の半導体領域
との間の前記第１の半導体領域上に絶縁物層を介してゲ
ート電極を有し、前記第２の半導体領域をソース，前記
半導体基板をドレインとすることを特徴とする請求項１
又は２記載の電界効果トランジスタ。 - 【請求項４】 前記第１の半導体領域，前記第２の半導
体領域および前記ゲート電極はそれぞれ複数存在し、該
複数の第１の半導体領域同士，該複数の第２の半導体領
域同士および該複数のゲート電極同士はそれぞれ共通に
接続されていることを特徴とする請求項３記載の電界効
果トランジスタ。 - 【請求項５】 前記第２の半導体領域は角部凹部を有す
る多角形の平面形状であることを特徴とする請求項１，
２，３又は４記載の電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04050202A JP3099917B2 (ja) | 1992-03-09 | 1992-03-09 | 電界効果トランジスタ |
| US08/027,903 US5304832A (en) | 1992-03-09 | 1993-03-08 | Vertical power field effect transistor having base region inwardly projecting from corners thereof into source region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04050202A JP3099917B2 (ja) | 1992-03-09 | 1992-03-09 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697448A true JPH0697448A (ja) | 1994-04-08 |
| JP3099917B2 JP3099917B2 (ja) | 2000-10-16 |
Family
ID=12852541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04050202A Expired - Lifetime JP3099917B2 (ja) | 1992-03-09 | 1992-03-09 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5304832A (ja) |
| JP (1) | JP3099917B2 (ja) |
Cited By (2)
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| US6452222B1 (en) | 1998-12-11 | 2002-09-17 | Nec Corporation | MIS type semiconductor device and method for manufacturing the same |
| JP2009088189A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | Ｄｍｏｓトランジスタ及びその製造方法 |
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| JP4890780B2 (ja) | 2005-04-11 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 電界効果トランジスタ |
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1992
- 1992-03-09 JP JP04050202A patent/JP3099917B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-08 US US08/027,903 patent/US5304832A/en not_active Expired - Lifetime
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| JPS63289871A (ja) * | 1987-05-21 | 1988-11-28 | Hitachi Ltd | 半導体装置 |
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| JP2009088189A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | Ｄｍｏｓトランジスタ及びその製造方法 |
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| JP3099917B2 (ja) | 2000-10-16 |
| US5304832A (en) | 1994-04-19 |
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