JPH0697670B2

JPH0697670B2 - 電荷量演算装置

Info

Publication number: JPH0697670B2
Application number: JP16054884A
Authority: JP
Inventors: 浩成後藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-07-31
Filing date: 1984-07-31
Publication date: 1994-11-30
Anticipated expiration: 2009-11-30
Also published as: JPS6140058A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は信号媒体が電荷である半導体デバイスに設けら
れ、時系列的に供給される電荷に対して所定のアナログ
演算処理を行なう電荷量演算装置に関する。

〔発明の技術的背景〕

一般に、信号媒体として電荷を用いるCCD（電荷結合素
子）などの半導体デバイスにおいて、時系列的に供給さ
れる電荷パケットQ₁,Q₂,Q₃,Q₄，…（時間的にはQ₁が最
初に供給され、次にQ₂…の順序で供給される）について
時間的に隣り合う電荷対の電荷量の差の総和に対応した
出力信号V₀ V₀∝（Q₁-Q₂)+(Q₃-Q₄）＋… を発生させたい場合がある。たとえばQ₁,Q₂の対につい
ては、ほぼ一定のバイアス電荷Q_B1にそれぞれ変化分q₁,
q₂が加算されており（Q₁=Q_B1+q₁,Q₂=Q_B2+q₂)、Q₃,Q₄の対
については前記Q_B1とは必らずしも同一ではないバイア
ス電圧Q_B2にそれぞれ変化分q₃,q₄が加算されており（Q₃
=Q_B2+q₃,Q₄=Q_B2+q₄）、以下の電荷対についても上記と
同様にバイアス電荷に変化分が加算されている場合、隣
り合う電荷対の電荷量の差の総和は隣り合う電荷対の変
化分の差の総和（q₁-q₂)+(q₃-q₄）＋… に等しい。また、上記変化分の差の総和は、時系列的に
供給される各電荷を供給順番により識別表示するものと
すれば、1,3,5…番目（奇数系列）の電荷の各電荷量の
累算和と2,4,6…番目（偶数系列）の電荷の各電荷量の
累算和との差に等しい。

上記したような２つの系列それぞれにおける電荷量累算
和の差を求めるための従来の演算装置は第７図に示すよ
うに構成されていた。即ち、CCDレジスタ１から時系列
的に供給される信号電荷を電荷電圧変換部２で電圧信号
に変換し、この電圧信号をA/D変換器３によりデジタル
データに変換したのち半導体メモリ４に一旦格納し、こ
のメモリ４の格納データをマイクロプロセッサ（MPU）
５により演算処理するものである。

〔背景技術の問題点〕

しかし、第７図に示した従来例の装置構成は複雑であ
り、１チップ上に集積回路化しようとすると、多大な面
積を必要とするだけでなく消費電力の増大や歩留りの低
下をもたらし、高価なものとなってしまうという欠点が
ある。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、時系列的
に供給される電荷について２つの系列それぞれにおける
電荷量累算和の差を求めるアナログ演算処理が可能であ
り、１チップ上に集積回路化し易い簡単な構成により実
現可能な電荷量演算装置を提供するものである。

〔発明の概要〕即ち、本発明の電荷量演算装置は、電荷転送チャネルの
他端を中間部に接合して閉ループ部を形成し、このチャ
ネルの一端に信号電荷供給手段から時系列的に供給され
る電荷を入力させ、上記チャネルの閉ループ接合部上に
フローティングゲート電極、その他の部分上に一定方向
の電荷転送制御用の転送電極群を設け、前記閉ループ部
の中間部のチャネル内電荷を排出してイニシャライズ
し、前記フローティングゲート電極を所定のタイミング
でリセット電位またはフローティング状態に選択的に設
定し、このフローティングゲート電極の電位を検出する
ように構成してなることを特徴とするものである。

これによって、前記時系列的に供給される電荷のうち、
たとえば奇数系列の各電荷の累算和信号電荷と偶数系列
の各電荷の累算和信号電荷とを時系列的に前記フローテ
ィングゲート電極下に蓄積し、この２系列の累算和信号
電荷の差に対応した電位を検出することが可能になる。

〔発明の実施例〕

先ず、本発明における３つの基本動作について述べてお
く。

（１）Q₁,Q₂,Q₃,Q₄…の時系列信号入力から、２つの系
列（たとえば奇数系列、偶数系列）の電荷量の累算和信
号を時系列的に作る。即ち、Q₁,Q₂,Q₁+Q₃,Q₂+Q₄,Q₁+Q₃+
Q₅,Q₂+Q₄+Q₆，…の如く、奇数系列電荷の累算和信号Q
₀(=Q₁,Q₁+Q₃，…）と偶数系列電荷の累算和信号Q_E(=Q₂,
Q₂+Q₄，…）を時系列的に発生する。

（２）各系列の累算和信号の電荷量が大きくなり過ぎて
扱い得る信号電荷量の最大値を越えることがないよう
に、上記累算和信号の大きさを監視（非破壊的に検出）
し、それが予め定められた大きさより大きい場合には各
系列の累算和信号からそれぞれ一定の電荷量Q_THを取り
去る。このようにある時点でQ₀,Q_E信号からのQ_THを取り
去っても、最終的なQ₀,Q_E信号の差に影響を及ぼすこと
はない。

（３）最終的なQ₀,Q_E信号の差に対応した電圧信号を出
力する。この場合、フローティングゲート（FG）の動作
原理を用いており、前記（１）、（２）の動作に必要な
FGにおける電荷の流入、流出を行なうために電荷転送装
置の原理を用いている。即ち、第２図（ａ）、（ｂ）に
おいて、20は半導体基板、21は上記基板上のゲート絶縁
膜、22は上記ゲート絶縁膜上に形成されたFG電極、23は
上記FG電極とリセット電源V_RSとの間に接続されたMOSト
ランジスタからなり、そのゲート電極にリセットパルス
RSが印加されることによりオンになるリセット用スイッ
チ、24は前記FG電極22の電位を検出して電圧信号を出力
するソースフォロワ回路である。いま、第２図（ａ）に
示すように、基板20内のFG電極22下（FG）に電荷Q_Xを流
入させて蓄積した状態でリセット用スイッチ23によりFG
電極22をリセット電源電位にリセットしたときの電圧信
号出力電位をV_aで表わすと、こののち上記FG電極22をフ
ローティング状態に設定してFG電極22下の電荷Q_Xを電荷
Q_Yに置換（Q_Xを流出させたのちQ_Yを流入させる）したと
きの電圧信号出力電位V_bは V_b=V_a+K(Q_X-Q_Y) となる。ここで、Ｋは比例定数であり、V_bはV_aを基準と
して(Q_X-Q_Y)に比例した値になる。

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示す電荷量演算装置は半導体基板10上に集積化
されて形成されており、１は時系列的な信号電荷を供給
する手段（たとえばCCDレジスタ）、30は上記CCDレジス
タ１から時系的に電荷が供給される信号電荷移動用の電
荷転送チャネルである。このチャネル30は、第３図に示
すようにチャネル一端部の電荷入力部31と、この電荷入
力部31に入力した電荷が閉ループ状に循環する閉ループ
部32と、この閉ループ部32の中間部Ａ、Ｂ間を結んで側
路を形成する側路部33と、上記中間部Ａから電荷を排出
するための第１の排出部34と、前記側路部33の中間部Ｃ
から電荷を排出するための第２の排出部35とを有する。
上記各排出部34,35に隣接して第１のドレイン領域11、
第２のドレイン領域12が形成されている。23はリセット
パルスRSの印加の有無に応じてFG電極（後述の13）を外
部電圧（直流のリセット電源電圧V_RS）またはフローテ
ィング状態に選択設定するための電位設定手段（たとえ
ばリセット用スイッチ）、24は上記FG電極13の電位を検
出して電圧信号を出力する手段（たとえばソースフォロ
ワ回路）である。

ところで、前記チャネル30上にはゲート絶縁膜（図示せ
ず）を介して各種の電極が設けられている。即ち、電荷
入力部31上にはバリアゲート用の転送電極14₁が設けら
れており、閉ループ部32上には電荷入力部31との接合部
分上にFG電極13が設けられると共に上記接合部分以外の
部分上に転送電極14₁〜14₈が設けられている。ここで、
転送電極14₅,14₇は各対応して閉ループ部32の中間部
Ａ、Ｂ（側路部33との接合部）上に設けられている。側
路部33上には転送電極15₁〜15₅が設けられており、第１
の排出部34上には第１のクリアゲート電極16が設けら
れ、第２の排出部35上には転送電極17₁,17₂および第２
のクリアゲート電極18が設けられている。そして、前記
転送電極14₁,14₄,14₅,14₈,15₃,15₄および第２のクリア
ゲート電極18には適当な大きさの直流電位（後述する各
パルスの振幅の半分程度の大きさが望ましい）が印加さ
れている。転送電極(14₂,14₃)および(14₆,14₇,15₅)はそ
れぞれ共通結線されてクロックパルスφが印加され、転
送電極(15₁,15₂)は共通接線されて第１のタイミングパ
ルスφ_Aが印加され、転送電極(17₁,17₂)は共通結線され
て第２のタイミングパルスφ_Bが印加され、第１のクリ
アゲート電極16にはクリアパルスCLRが印加される。

なお、上記チャネル30は適当な閾値制御が行なわれてお
り、各電極に同一電圧が印加された場合でも各電極下の
電位井戸が所定の深さ関係となる。即ち、各電極に同一
電圧が印加された場合、転送電極14₁,14₂,14₄,14₆,14₈,
15₁,15₃,15₅,17₁および各クリアゲート電極16,18の下に
はそれぞれほぼ同一の浅い電位井戸が形成され、残りの
転送電極14₃,14₅,14₇,15₂,15₄,17₂およびFG電極13の下
にはそれぞれほぼ同一の深い電位井戸が形成される。こ
のような異なる電位井戸を形成することによって、チャ
ネル30内で電荷の逆流を防ぎつつ電荷を第３図中点線で
示すように一定方向に転送することが可能になってい
る。また、第１図には表示を分り易くするために、各電
極間の平面方向に間隙を設けて表示しているが、通常は
隣接電極の端部相互が二層構造とし、平面方向にオーバ
ーラップ部が生じるように形成することが一般的であ
る。

次に、上記チャネル30の側路部33の一部と第２の排出部
35とに沿うA-A′線断面構造を第４図（ａ）を参照して
説明する。10はたとえばｐ型のシリコン基板、30は上記
基板の表面の一部に形成されたｎ型（基板とは逆導電
型）の不純物領域からなる電荷転送チャネル、21は基板
表面上に形成されたゲート絶縁膜、14₅,15₁,15₂,15₃,15
₄,17₁,17₂,18および12は前述した転送電極、第２のクリ
アゲート電極および第２のドレイン領域（n⁺型）であ
る。41は上記チャネル30の表面の一部（前記転送電極15
₁,15₃,17₁および第２のクリアゲート電極18の下方）に
形成されたn^-型（前記ｎ型より不純物濃度が薄い）不純
物領域であって、前述したように閾値制御のために設け
られている。この場合、各電極に同一電圧を印加したと
すると、チャネル内電位は電極15₁,15₃,17₁,18下が残り
の電極14₅,15₂,15₄,17₂下よりも低く（電位井戸が浅
い）なる。

次に、上記電荷量演算装置の動作を第５図及び第６図を
参照して説明する。以下、ｎチャネルデバイス（信号電
荷が電子）の場合を想定するが、ｐチャネルデバイスの
場合も同様である。また、CCDレジスタ１の駆動相数は
特に限定するものではないが、所要パルス数を減らすと
いう意味では単相駆動が望ましいので、単相CCDレジス
タを想定し、これに前記クロックパルスφを供給するも
のとして説明する。

第５図において、クロックパルスφとリセットパルスRS
とは同一周期であって位相がずれており、クロックパル
スφの後縁（ハイレベルからロウレベルへの変化時）と
リセットパルスRSとの中間のタイミングをクロックパル
ス発生順にt₁,t₂,t₃…とする。このタイミングt₁,t₂,t₃
…直前の各クロックパルスφをφ₁，φ₂，φ₃…と称す
ると、φ₁とφ₂との間（φ₈とφ₉との間）およびφ₂と
φ₃との間（φ₉とφ₁₀との間）でクリアパルスCLRが供
給される。したがって、CCDレジスタ１からクロックパ
ルスφ₁，φ₂，φ₃…がロウレベルになる毎に供給され
る電荷をQ₀,Q₁,Q₂…で表わすと、各タイミングにおける
FG電極13下の電荷、閉ループ部中間部Ａ上の転送電極14
₅下の電荷およびソースフォロワ回路24の電圧信号出力
電位V_Oは第５図中に示すように変化する。即ち、t₁時点
では、クロックパルスφ₁によりCCDレジスタ１から電荷
Q₀が転送電極14₁下を経てFG電極13下に供給されてお
り、転送電極14₅下の電荷はクリアパルスCLRにより第１
のクリアゲート電極16下を経て第１のドレイン領域11に
排出されて零になっている。次に、FG電極13がリセット
されてリセット電位になり、このときのソースフォロワ
回路24の出力電位V_Oは基準電位になる。次に、クロック
パルスφ₂によりFG電極13下の電荷Q₀が転送電極14₂,1
4₃,14₄を経て転送電極14₅下に転送されるが、この電荷Q
₀はクリアパルスCLRにより第１のドレイン領域11に排出
されて零になる。また、上記クロックパルスφ₂によ
り、FG電極13下へ電荷Q₁が供給されると共に前記転送電
極14₅下の電荷（排出されて零である）が転送電極14₆,1
4₇,14₈下を経てFG電極13下に転送される。したがって、
t₂時点では、出力電位V_OはFG電極13下の電荷Q₁の流入に
見合う分だけ低下しているが、次のリセットパルスRSで
リセットされる。次のクロックパルスφ₃でFG電極13下
の電荷Q₁が転送電極14₂,14₃,14₄下を経て転送電極14₅下
に転送され、同時に転送電極14₅下の電荷（排出されて
零である）が転送電極14₆,14₇,14₈下を経てFG電極13下
に転送されると共にFG電極13下へCCDレジスタ１から電
荷Q₂が供給される。したがって、出力電位V_OはFG電極13
下の電荷Q₁の流出に見合う分だけ高くなったのち電荷Q₂
の流入に見合う分だけ低くなり、t₃時点では電荷量（Q₁
-Q₂）に対応した電位であり、次のリセットパルスRSで
リセットされる。

以後、上記クロックパルスφ₃入力に伴なう一連の動作
と同様な動作がクロックパルスφ₃〜φ₇までそれぞれ図
示の如く行なわれ、結果としてｔの時点では奇数系列電
荷の累算和（Q₁+Q₃+Q₅）と偶数系列電荷の累算和（Q₂+Q
₄+Q₆）との差に対応した出力電位が得られる。上記クロ
ックパルスφ₁〜φ₇入力に伴なう電荷量演算動作が時系
列的に供給される電荷列に対して繰り返し行なわれるも
のであり、図中φ₈，φ₉，φ₁₀は次回の電荷量演算動作
におけるクロックパルスφ₁，φ₂，φ₃に相当するもの
である。

なお、上述したように電荷量演算動作にあっては、各回
の演算動作が終了する毎に不要となった電荷をクリアパ
ルスCLRにより第１のドレイン領域11に排出してイニシ
ャライズを行なっているが、演算動作の途中で取り扱い
電荷量が電荷転送チャネル30の取り扱い量を越えるおそ
れが生じることがある。この場合には、前記出力電位V_O
を監視して一定値を越えたときに第１のタイミングパル
スφ_Aおよび第２のタイミングパルスφ_Bを発生させて電
荷転送チャネルの側路部33および第２の排出部34を制御
することによって、各系列電荷から一定電荷量Q_THを抜
き取る必要があり、そのときの動作を第６図を参照して
説明する。即ち、たとえば、クロックパルスφ₁〜φ₅ま
で前述同様の動作が行なわれたとき、クロックパルスφ
₅時点でのFG電極13下の電荷は（Q₁+Q₃）であり、これに
対応する出力電位V_Oが予め定められた一定値を越えたと
すると、上記クロックパルスφ₅の後で次のクロックパ
ルスφ₆が発生する前に第１のタイミングパルスφ_Aおよ
び第２のタイミングパルスφ_Bを順次発生させると共に
その次のクロックパルスφ₇が発生する前に同様にφ_A，
φ_Bを順次発生させる。この手段としては、ソースフォ
ロワ回路24の出力電位V_Oを比較回路に導いて基準電圧V_R
と比較し、このV_Rを越えたときの検出出力およびクロッ
クパルスφをタイミングパルス発生回路に導いて上記φ
_A，φ_Bを前記タイミングで発生させればよい。上記タイ
ミングパルスφ_Aが転送電極15₁,15₂に印加されると、転
送電極14₅下の電荷（Q₁+Q₃）の一部（一定量の電荷
Q_TH）が転送電極15₁,15₂,15₃下を経て転送電極15₄下に
転送され、φ_Bが転送電極17₁,17₂に印加されると上記転
送電極15₄下の電荷Q_THが転送電極17₁,17₂下および第２
のクリアゲート電極18下を経て第２のドレイン領域12へ
排出される。これによって、クロックパルスφ₅直後のt
₅時点での奇数系列電荷の累算和から一定量の電荷Q_THが
抜き取られたことになり、上記φ_B後のt₅′時点では、
前記転送電極14₅下の電荷は（Q₁+Q₃-Q_TH）になってお
り、FG電極13下の電荷は（Q₂+Q₄）のままで一定であ
る。そして、次のクロックパルスφ₆により、FG電極13
下の電荷が転送電極14₅下へ転送され、同時に転送電極1
4₅下の電荷がFG電極13下へ転送されると共にFG電極13下
へCCDレジスタ１から電荷Q₅が供給されるので、t₆時点
ではFG電極13下の電荷は（Q₁+Q₃-Q_TH)+Q₅となってお
り、転送電極14₅下の電荷は（Q₂+Q₄）になっている。再
び、タイミングパルスφ_A，φ_Bが発生して、前述したよ
うな一定量の電荷Q_THが（Q₂+Q₄）から抜き取られる。こ
れによって、前記t₅時点での偶数系列累算和から一定量
の電荷Q_THが抜き取られたことになり、上記φ_B後のt₆′
時点では、前記転送電極14₅下の電荷は（Q₂+Q₄-Q_TH）と
なっており、FG電極13下の電荷は（Q₁+Q₃-Q_TH+Q₅）のま
まで一定である。そして、次のクロックパルスφ₇後のt
₇時点ではFG電極13下の電荷は（Q₂+Q₄-Q_TH+Q₆）となっ
ており、転送電極14₅下の電荷は（Q₁+Q₃-Q_TH+Q₅）とな
っており、出力電位V_Oは（Q₁+Q₃-Q_TH+Q₅）−（Q₂+Q₄-Q
_TH+Q₆）に対応しており、これは第５図を参照して前述
したt₇時点の出力電位に等しい。

なお、前記転送電極14₅下から一定の電荷量Q_THを抜き取
るために、１回のタイミングパルスで直接に第２の排出
部35側へ抜き取るようにしてもよいが、上記例では先ず
第１のタイミングパルスφ_Aによりチャネル側路部33側
へ抜き取り、さらに第２のタイミングパルスφ_Bにより
このチャネル側路部33から第２の排出部35側へ抜き取っ
ている。そして、転送電極14₅下に残った電荷および転
送電極15₄下に使った電荷とを次のクロックパルスによ
り転送電極14₆下および転送電極15₅下を経て転送電極14
₇,14₈下からFG電極13下へ転送しており、これによって
上記２つの残りの電荷が加算されると結果的に転送電極
14₅下の抜き取り前の電荷から一定量の電荷Q_THを抜き取
ったものが得られる。第４図（ｂ）は第４図（ａ）の抜
き取り系統の電荷転送構造に対応する基板内電位の変化
および電荷転送の様子を示している。ここで、V₁は転送
電極14₅下の電位（V_2H,V_3H）および（V_2L,V_3L）はタイ
ミングパルスφ_Aの印加時（ハイレベル）、非印加時
（ロウレベル）に対応する転送電極（15₁,15₂）下の電
位、V₄は転送電極15₃下の電位、V₅は転送電極15₄下の電
位、（V_6H,V_7H）および（V_6L,V_7L）はタイミングパルス
φ_Bの印加時（ハイレベル）、非印加時（ロウレベル）
に対応する転送電極（17₁,17₂）下の電位、V₈は第２の
クリアゲート電極18下の電位、V₉は第２のドレイン領域
12の電位である。そして、q₀が転送電極14₅下の抜き取
り前の電荷量、q₁が転送電極（15₁,15₂）による抜き取
り電荷量（これは電極15₁,15₂の電位差と電極15₂の容量
との積に対応する）、q₂が転送電極（17₁,17₂）による
抜き取り電荷量（これは電極17₁,17₂の電位差と電極17₂
の容量との積に対応する）であり、こののち転送電極14
₅下に残った電荷量（q₀-q₁）と転送電極15₄下に残った
電荷量（q₁-q₂）とが合流されて加算されることによっ
て（q₀-q₁)+(q₁-q₂）＝q₀-q₂が残ったことになる。この
ような２段抜き取りおよび残りの加算処理によれば、転
送電極14₅下の抜き取り前の電荷量q₀の大小によって抜
き取り電荷量q₁が多少異なっても、この電荷量q₁から正
確に一定の電荷量q₂の抜き取りが可能になり、q₂（前記
Q_THに相当）は前記q₀（前記実施例のQ₁+Q₃あるいはQ₂+Q
₄に相当）の大きさには殆んど無関係に一定になる。

なお、上記実施例では、時系列的に供給される６個の電
荷（Q₁〜Q₃）について演算したが、この個数は限定され
るものではない。また、上記実施例では、２つの系列と
して奇数系列、偶数系列の場合を示したが、これに限ら
ず他の任意の２系列、たとえば等差級数的な系列の電荷
の差（Q₁-Q₃），（Q₁+Q₄）−（Q₃+Q₆），（Q₁+Q₄+Q₇）
−（Q₃+Q₆+Q₉），…に対応する出力電位を得るように転
送電極数、転送タイミングとかFG電極リセットタイミン
グ等を変えることも可能である。

〔発明の効果〕

上述したように本発明の電荷量演算装置によれば、時系
列的に供給される電荷について２つの系列それぞれにお
ける電荷量累算和の差を求めるアナログ演算処理を簡易
な構成により実現可能であり、１チップ上に集積回路化
することが容易であり、歩留りが高くなるのでコストダ
ウンが可能であり、しかも消費電力は少なくて済むなど
の諸々の利点がある。

【図面の簡単な説明】

第１図は本発明に係る電荷量演算装置の一実施例を示す
構成説明図、第２図（ａ）、（ｂ）は第１図の装置に採
用した基本動作原理の１つを説明するために示す図、第
３図は第１図の電荷転送チャネルを取り出して示す平面
パターン図、第４図（ａ）は第１図のA-A′線に沿う断
面構造を概略的に示す図、第４図（ｂ）は同図（ａ）の
動作説明のために基板内電位変化および電荷転送の様子
を示す図、第５図および第６図は第１図の動作説明のた
めに各タイミングにおける信号電圧および電荷の状態を
示す図、第７図は従来の電荷量演算装置を示す構成説明
図である。１……CCDレジスタ、10,20……半導体基板、11,12……
ドレイン領域、13,22……フローティングゲート電極、1
4₁〜14₈，15₁〜15₅，17₁，17₂……転送電極、16,18……
クリアゲート電極、21……ゲート絶縁膜、23……リセッ
ト用スイッチ、24……ソースフォロワ回路、30……電荷
転送チャネル、32……閉ループ部。

Claims

【特許請求の範囲】

【請求項１】信号電荷供給手段から時系列的に供給され
る電荷が一端から入力し、他端と中間部とが接合されて
形成された閉ループ部を有する電荷転送チャネルと、こ
の電荷転送チャネルの上記接合された部分上にゲート絶
縁膜を介して設けられたフローティングゲート電極と、
同じく上記電荷転送チャネル内で一定方向に電荷を転送
させるように制御するために上記電荷転送チャオル上に
ゲート絶縁膜を介して設けられた転送電極群と、前記閉
ループ部の中間部のチャネル内の電荷を所定のタイミン
グでドレイン領域に排出する電荷排出手段と、前記フロ
ーティングゲート電極を所定のタイミングでリセット電
位またはフローティング状態に選択的に設定するリセッ
ト手段と、上記フローティングゲート電極の電位を検出
する電位検出手段とを具備し、前記時系列的に供給され
る電荷のうち所定の第１系列の各電荷の累算和信号電荷
および所定の第２の系列の各電荷の累算和信号電荷を時
系列的に前記フローティングゲート電極下のチャネル部
に蓄積し、前記フローティングゲート電極を所定のタイ
ミングでリセットして上記第１の系列と第２の系列との
累算和信号電荷の差に対応した電位を検出するようにし
てなることを特徴とし、半導体基板上に集積回路化され
てなる電荷量演算装置。
【請求項２】前記閉ループ部の中間部のチャネル内にお
ける前記各系列の累算和信号電荷からそれぞれ一定量の
電荷を所定のタイミングで時系列的に閉ループ部外へ抜
き取る電荷抜き取り手段と、前記電位検出手段から得ら
れる前記フローティングゲート電極の電位を監視し、所
定値を越えたときに所定のタイミングで上記電荷抜き取
り手段を駆動する手段とをさらに具備してなることを特
徴とする特許請求の範囲第１項記載の電荷量演算装置。