JPH0697735B2 - ラツチ回路 - Google Patents
ラツチ回路Info
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- JPH0697735B2 JPH0697735B2 JP2190901A JP19090190A JPH0697735B2 JP H0697735 B2 JPH0697735 B2 JP H0697735B2 JP 2190901 A JP2190901 A JP 2190901A JP 19090190 A JP19090190 A JP 19090190A JP H0697735 B2 JPH0697735 B2 JP H0697735B2
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- JP
- Japan
- Prior art keywords
- transistor
- node
- latch circuit
- gates
- signal
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は高速CMOSラッチ回路に関する。
B.従来の技術及びその課題 多くの従来のCMOSラッチ回路が、パス・ゲートを使用し
て、データを相互接続されたインバータにクロックす
る。「パス・ゲート」という用語は、装置のゲートに送
られた制御信号に応答して入力信号を渡す機能をいう。
パス・ゲートは、単一NFET装置、単一PFET装置または並
列NFET−PFET対である。こうした従来のラッチでは、相
互接続インバータのフィードバック・インバータは、ラ
ッチの状態を変更するためにデータ・インバータがフィ
ードバック・インバータをオーバドライブするように、
データ入力インバータよりも小さくなければならない。
インバータの様々な寸法への要求によって、唯一の装置
寸法が利用可能であるゲート・アレイ設計でラッチを実
施することが困難となっている。
て、データを相互接続されたインバータにクロックす
る。「パス・ゲート」という用語は、装置のゲートに送
られた制御信号に応答して入力信号を渡す機能をいう。
パス・ゲートは、単一NFET装置、単一PFET装置または並
列NFET−PFET対である。こうした従来のラッチでは、相
互接続インバータのフィードバック・インバータは、ラ
ッチの状態を変更するためにデータ・インバータがフィ
ードバック・インバータをオーバドライブするように、
データ入力インバータよりも小さくなければならない。
インバータの様々な寸法への要求によって、唯一の装置
寸法が利用可能であるゲート・アレイ設計でラッチを実
施することが困難となっている。
従来の技術で可能なラッチ設計は多い。こうした従来技
術ラッチ回路設計の例を以下に記載する。
術ラッチ回路設計の例を以下に記載する。
米国特許第4277699号は、極性保持ラッチとセット／リ
セット・ラッチを含むシフト・レジスタ・ラッチ回路を
開示している。それらのラッチは、個別の重複しないク
ロック列でクロックできるので、大規模集積半導体で実
施された論理ネットワークを適切に検査可能にする、い
わゆるレベル感知走査設計（LSSD）規則に適合する。こ
の特許の第４図は、AND/OR/INVERT回路を用いたシフト
・レジスタの構成を示す。
セット・ラッチを含むシフト・レジスタ・ラッチ回路を
開示している。それらのラッチは、個別の重複しないク
ロック列でクロックできるので、大規模集積半導体で実
施された論理ネットワークを適切に検査可能にする、い
わゆるレベル感知走査設計（LSSD）規則に適合する。こ
の特許の第４図は、AND/OR/INVERT回路を用いたシフト
・レジスタの構成を示す。
IBMテクニカル・ディスクロージャ・ブルテン、Vol.2
7、NO.7B（1984年12月）、pp.4538−4539は、検査許容
性を高めるために、転送ゲートまたはパス・ゲートなし
に、マスタ・スライス設計で実施できるCMOS LSSDシフ
ト・レジスタ・ラッチを開示している。特にこの参照例
は、ラッチのメモリ機能が標準CMOS相互接続対により実
施される２段極性保持バージョンを開示する。
7、NO.7B（1984年12月）、pp.4538−4539は、検査許容
性を高めるために、転送ゲートまたはパス・ゲートなし
に、マスタ・スライス設計で実施できるCMOS LSSDシフ
ト・レジスタ・ラッチを開示している。特にこの参照例
は、ラッチのメモリ機能が標準CMOS相互接続対により実
施される２段極性保持バージョンを開示する。
IBMテクニカル・ディスクロージャ・ブルテン、Vol.2
7、No.1B（1984年６月）、pp.663−664は、最初にラッ
チを設定することなく、クロック及びデータ・パルスが
直接出力バッファ（CMOSインバータ）に利用できる、高
速CMOSラッチ回路を開示している。
7、No.1B（1984年６月）、pp.663−664は、最初にラッ
チを設定することなく、クロック及びデータ・パルスが
直接出力バッファ（CMOSインバータ）に利用できる、高
速CMOSラッチ回路を開示している。
IBMテクニカル・ディスクロージャ・ブルテン、Vol.2
7、No.27、No.10B（1985年３月）、pp.6098−6099は、L
SSD互換ラッチを開示している。ラッチ回路は、２組の
入力制御により制御された２段のAND/OR/INVERT回路を
含む。
7、No.27、No.10B（1985年３月）、pp.6098−6099は、L
SSD互換ラッチを開示している。ラッチ回路は、２組の
入力制御により制御された２段のAND/OR/INVERT回路を
含む。
米国特許第4568842号は、制御パルスに応答して論理信
号を保持するＤラッチCMOS回路を開示している。
号を保持するＤラッチCMOS回路を開示している。
IBMテクニカル・ディスクロージャ・ブルテン、Vol.1
6、No.7（1973年12月）、pp.2289−2290は、CMOSトラン
ジスタを用いるゲートを備えたインバータを開示してい
る。
6、No.7（1973年12月）、pp.2289−2290は、CMOSトラン
ジスタを用いるゲートを備えたインバータを開示してい
る。
米国特許第3619644号は、指定されたブール関係を満足
する論理構造をもつ周波数分割回路を開示する。
する論理構造をもつ周波数分割回路を開示する。
当技術分野では、様々なラッチ回路が周知であるが、ラ
ッチの状態を変えるのに必要な電流をできるだけ少なく
することが重要である。上述のように、多くのラッチ設
計は、ラッチ状態を変えるためにフィードバック・イン
バータをオーバドライブできるデータ・インバータを利
用している。この過程で、かなりの量の装置電流が、フ
ィードバック・ループを第１状態から第２の反対状態に
するのに必要になる。切換え速度はラッチのインバータ
・ノード間のロードに比例するので、大きなロードはラ
ッチの切換え速度を低下させる。集積レベルが増大する
につれて、これはますます重要になる。具体的には、集
積レベルが増大するにつれて、所与のサイクルで切り替
えるのに必要なラッチの数も増大する。
ッチの状態を変えるのに必要な電流をできるだけ少なく
することが重要である。上述のように、多くのラッチ設
計は、ラッチ状態を変えるためにフィードバック・イン
バータをオーバドライブできるデータ・インバータを利
用している。この過程で、かなりの量の装置電流が、フ
ィードバック・ループを第１状態から第２の反対状態に
するのに必要になる。切換え速度はラッチのインバータ
・ノード間のロードに比例するので、大きなロードはラ
ッチの切換え速度を低下させる。集積レベルが増大する
につれて、これはますます重要になる。具体的には、集
積レベルが増大するにつれて、所与のサイクルで切り替
えるのに必要なラッチの数も増大する。
C.課題を解決するための手段 前記の観点から、本発明の目的は、高速CMOSラッチを作
成することである。
成することである。
本発明の目的には、パス・ゲートを含まない高速CMOSラ
ッチを提供することも含まれる。
ッチを提供することも含まれる。
本発明の目的には、切換え電流要件を少なくした高速CM
OSラッチを提供することも含まれる。
OSラッチを提供することも含まれる。
本発明の目的には、ゲート・アレイ設計で容易に実現で
きるラッチ回路を提供することも含まれる。
きるラッチ回路を提供することも含まれる。
本発明は、装置電流のすべてがノード・キャパシタンス
を充電するのに利用できるように、クロック・サイクル
中にラッチ・ノードを分離するラッチ回路を提供するこ
とにより、前記及び他の目的を実施する。
を充電するのに利用できるように、クロック・サイクル
中にラッチ・ノードを分離するラッチ回路を提供するこ
とにより、前記及び他の目的を実施する。
本発明によるラッチ回路は、 第１電位端子及び第２電位端子と、 直列に接続されて第１のトランジスタ対を形成する、第
１形式の第1MOSトランジスタ及び第2MOSトランジスタ
と、 直列に接続されて第２のトランジスタ対を形成する、第
１形式の第3MOSトランジスタ及び第4MOSトランジスタで
あって、前記第１トランジスタ及び第２のトランジスタ
対が第１電位端子と第１ノード間に互いに並列に接続さ
れているものと、 前記第１形式とは異なる第２形式の第5MOSトランジスタ
及び第６のMOSトランジスタであって、前記第５トラン
ジスタ及び第６トランジスタが直列に接続されて第３の
トランジスタ対を形成するものと、 直列に接続されて第４のトランジスタ対を形成する、第
２形式の第7MOSトランジスタ及び第8MOSトランジスタで
あって、前記の第３トランジスタ及び第４トランジスタ
の対が、第１ノードと第２電位端子間に並列に接続され
ているものと、 第１ノードからの論理電圧を受信し、第１ノードの論理
電圧の補信号である論理電圧を第２ノードへ出力する反
転論理手段を含み、第１ノードに接続された入力端をも
ち、出力端が上記ラッチ回路の出力となるインバータを
含み、 前記第１トランジスタ及び第６トランジスタのゲートは
第２ノードから第１ノードの反転電圧を受信するように
接続されて、第３トランジスタ及び第８トランジスタの
ゲートはデータ信号が供給されて、第２トランジスタ及
び第７トランジスタのゲートは第１クロック信号が供給
され、第４トランジスタ及び第５トランジスタのゲート
は、第１クロックの補信号である第２クロック信号が供
給されることを特徴とする。
１形式の第1MOSトランジスタ及び第2MOSトランジスタ
と、 直列に接続されて第２のトランジスタ対を形成する、第
１形式の第3MOSトランジスタ及び第4MOSトランジスタで
あって、前記第１トランジスタ及び第２のトランジスタ
対が第１電位端子と第１ノード間に互いに並列に接続さ
れているものと、 前記第１形式とは異なる第２形式の第5MOSトランジスタ
及び第６のMOSトランジスタであって、前記第５トラン
ジスタ及び第６トランジスタが直列に接続されて第３の
トランジスタ対を形成するものと、 直列に接続されて第４のトランジスタ対を形成する、第
２形式の第7MOSトランジスタ及び第8MOSトランジスタで
あって、前記の第３トランジスタ及び第４トランジスタ
の対が、第１ノードと第２電位端子間に並列に接続され
ているものと、 第１ノードからの論理電圧を受信し、第１ノードの論理
電圧の補信号である論理電圧を第２ノードへ出力する反
転論理手段を含み、第１ノードに接続された入力端をも
ち、出力端が上記ラッチ回路の出力となるインバータを
含み、 前記第１トランジスタ及び第６トランジスタのゲートは
第２ノードから第１ノードの反転電圧を受信するように
接続されて、第３トランジスタ及び第８トランジスタの
ゲートはデータ信号が供給されて、第２トランジスタ及
び第７トランジスタのゲートは第１クロック信号が供給
され、第４トランジスタ及び第５トランジスタのゲート
は、第１クロックの補信号である第２クロック信号が供
給されることを特徴とする。
D.実施例 第１図は、本発明によるCMOSラッチ回路L1、具体的に
は、本発明の極性保持ラッチ回路実施の全体ブロック図
を示す。そのラッチ回路L1は、データ・ポート、スキャ
ン・イン・ポート及びインバータI1を含む。
は、本発明の極性保持ラッチ回路実施の全体ブロック図
を示す。そのラッチ回路L1は、データ・ポート、スキャ
ン・イン・ポート及びインバータI1を含む。
データ・ポートは、データ・クロック信号C0、反転デー
タ・クロック信号C0′、データ信号D0及びスキャン・イ
ン・ポートの出力PL1を受信する。スキャン・イン・ポ
ートは、データ・ポートの出力信号（ノードNL1）、ス
キャン・イン・クロック信号A0、スキャン・イン・クロ
ック信号の反転A0′及びスキャン・イン信号の逆I0′を
受信する。
タ・クロック信号C0′、データ信号D0及びスキャン・イ
ン・ポートの出力PL1を受信する。スキャン・イン・ポ
ートは、データ・ポートの出力信号（ノードNL1）、ス
キャン・イン・クロック信号A0、スキャン・イン・クロ
ック信号の反転A0′及びスキャン・イン信号の逆I0′を
受信する。
ラッチ回路L1は、データ・ポートの出力ノードNL1に接
続されたインバータI1も含む。インバータI1の出力＋L1
はCMOSラッチL1の出力を表す。
続されたインバータI1も含む。インバータI1の出力＋L1
はCMOSラッチL1の出力を表す。
第２図は、第１図のラッチ回路L1の構成図を示す。第２
図に示すように、トランジスタT1〜T8はデータ・ポート
を形成し、トランジスタT9〜T16はスキャン・イン・ポ
ートを形成する。この実施例では、データ・ポートとス
キャン・イン・ポートは、８つのMOSトランジスタを含
み、そのうち４つはＮ型で、４つはＰ型である。データ
・ポートとスキャン・イン・ポートのトランジスタT1〜
T4とT9〜T12はそれぞれＰ型である。データ・ポートと
スキャン・イン・ポートのトランジスタT5〜T8とT13〜T
16はそれぞれＮ型である。
図に示すように、トランジスタT1〜T8はデータ・ポート
を形成し、トランジスタT9〜T16はスキャン・イン・ポ
ートを形成する。この実施例では、データ・ポートとス
キャン・イン・ポートは、８つのMOSトランジスタを含
み、そのうち４つはＮ型で、４つはＰ型である。データ
・ポートとスキャン・イン・ポートのトランジスタT1〜
T4とT9〜T12はそれぞれＰ型である。データ・ポートと
スキャン・イン・ポートのトランジスタT5〜T8とT13〜T
16はそれぞれＮ型である。
データ・ポートのトランジスタT1とT6のゲートは、スキ
ャン・イン・ポートの出力信号PL1を受信する。トラン
ジスタT2とT7のゲートはクロック信号Coを受信し、トラ
ンジスタT4とT5のゲートは逆クロック信号Co′を受信
し、トランジスタT3とT8のゲートはデータ信号Doを受信
する。
ャン・イン・ポートの出力信号PL1を受信する。トラン
ジスタT2とT7のゲートはクロック信号Coを受信し、トラ
ンジスタT4とT5のゲートは逆クロック信号Co′を受信
し、トランジスタT3とT8のゲートはデータ信号Doを受信
する。
Ｐ型トランジスタT1とT2は電圧源端末VDDとデータ・ポ
ートの出力ノードNL1の間に直列に接続されている。Ｎ
型トランジスタT5とT6は、出力ノードNL1と接地GND間で
直列に接続されている。
ートの出力ノードNL1の間に直列に接続されている。Ｎ
型トランジスタT5とT6は、出力ノードNL1と接地GND間で
直列に接続されている。
Ｐ型トランジスタT3〜T4は、電源VDDと出力ノードNL1の
間に直列に接続され、電源VDDとノードNL1の間にＰ型ト
ランジスタT1〜T2に並列に接続されている。Ｎ型トラン
ジスタT7〜T8は、出力ノードNL1と接地端末GNDの間の直
列に接続されて、ノードNL1と接地GNDの間のＮ型トラン
ジスタT5〜T6に並列に接続されている。
間に直列に接続され、電源VDDとノードNL1の間にＰ型ト
ランジスタT1〜T2に並列に接続されている。Ｎ型トラン
ジスタT7〜T8は、出力ノードNL1と接地端末GNDの間の直
列に接続されて、ノードNL1と接地GNDの間のＮ型トラン
ジスタT5〜T6に並列に接続されている。
スキャン・イン・ポートのトランジスタT9と14のゲート
は、データ・ポートの出力ノードNL1にそれぞれ接続さ
れている。トランジスタT10とT15のゲートはスキャン・
イン・クロックAoを受信し、トランジスタT12とT13のゲ
ートは反転スキャン・イン・クロックAo′を受信する。
トランジスタT11とT16のゲートは反転スキャン・イン・
データIo′を受信する。
は、データ・ポートの出力ノードNL1にそれぞれ接続さ
れている。トランジスタT10とT15のゲートはスキャン・
イン・クロックAoを受信し、トランジスタT12とT13のゲ
ートは反転スキャン・イン・クロックAo′を受信する。
トランジスタT11とT16のゲートは反転スキャン・イン・
データIo′を受信する。
スキャン・イン・ポートのトランジスタT9〜T16は、デ
ータ・ポートのトランジスタT1〜T8と同様に接続されて
いる。第２図に示すように、スキャン・イン・ポートの
出力ノードPL1は、トランジスタT1とT6のゲートに接続
されて、データ・ポートの出力ノードNL1はインバータI
1の入力端にも接続されている。
ータ・ポートのトランジスタT1〜T8と同様に接続されて
いる。第２図に示すように、スキャン・イン・ポートの
出力ノードPL1は、トランジスタT1とT6のゲートに接続
されて、データ・ポートの出力ノードNL1はインバータI
1の入力端にも接続されている。
第２図のラッチ回路の動作を第３図のタイミング図を参
照して説明する。特に、動作はデータ・ポートを介して
ラッチL1に「１」をラッチする例により説明される。こ
の例では、ラッチの初期状態がそのラッチは「０」状態
にあるように仮定される（すなわち、ノードNL1が高レ
ベルで、ノードPL1は低レベルである）。初期状態で
は、AoとCoクロック信号は低レベルに設定されるので、
逆転クロック信号Ao′とCo′は両方とも高レベルであ
る。ノードPL1とクロック信号Coが両方とも低レベルに
なると、Ｐ型トランジスタT1とT2が両方ともオンにな
り、T5もオンになるが、T7はオフになる。その結果、ト
ランジスタT2とT5は、PL1の反転をノードNL1にゲートす
るよう動作するが、トランジスタT4とT7はオフになるの
で、データ入力信号Doの入力を禁止する。同様に、Aoを
低レベルにしAo′を高レベルにすると、スキャン・イン
・ポートのトランジスタT10とT13は両方ともオンにな
り、ノードNL1の反転をPL1ノードにゲートするが、トラ
ンジスタT12とT15はオフになり、したがって、Io′入力
を禁止する。すなわち、データ・ポートとスキャン・イ
ン・ポートは、L1ラッチ・データを保持するよう動作す
る相互接続インバータ対を形成する。
照して説明する。特に、動作はデータ・ポートを介して
ラッチL1に「１」をラッチする例により説明される。こ
の例では、ラッチの初期状態がそのラッチは「０」状態
にあるように仮定される（すなわち、ノードNL1が高レ
ベルで、ノードPL1は低レベルである）。初期状態で
は、AoとCoクロック信号は低レベルに設定されるので、
逆転クロック信号Ao′とCo′は両方とも高レベルであ
る。ノードPL1とクロック信号Coが両方とも低レベルに
なると、Ｐ型トランジスタT1とT2が両方ともオンにな
り、T5もオンになるが、T7はオフになる。その結果、ト
ランジスタT2とT5は、PL1の反転をノードNL1にゲートす
るよう動作するが、トランジスタT4とT7はオフになるの
で、データ入力信号Doの入力を禁止する。同様に、Aoを
低レベルにしAo′を高レベルにすると、スキャン・イン
・ポートのトランジスタT10とT13は両方ともオンにな
り、ノードNL1の反転をPL1ノードにゲートするが、トラ
ンジスタT12とT15はオフになり、したがって、Io′入力
を禁止する。すなわち、データ・ポートとスキャン・イ
ン・ポートは、L1ラッチ・データを保持するよう動作す
る相互接続インバータ対を形成する。
L1ラッチを「１」状態に設定するために、第3A図と第3B
図を示すように、まずデータ入力Doは高レベルにセット
され、クロック信号は高レベルにセットされる。クロッ
ク信号Coを高レベルに設定することにより、トランジス
タT2とT5はオフになり、第3C図に示すように、トランジ
スタT4とT7はオンになり、データ信号の反転Do′がノー
ドNL1にゲートされる。データ信号Doが高レベルなの
で、トランジスタT8はオンで、トランジスタT3はオフに
なる。さらに、クロック信号Coが高レベルなので、トラ
ンジスタT7はオンになる。その結果、ノードNL1の電圧
は、オンになっているトランジスタT7とT8により作成さ
れた経路を介して、高レベルから低レベルに放電され
る。
図を示すように、まずデータ入力Doは高レベルにセット
され、クロック信号は高レベルにセットされる。クロッ
ク信号Coを高レベルに設定することにより、トランジス
タT2とT5はオフになり、第3C図に示すように、トランジ
スタT4とT7はオンになり、データ信号の反転Do′がノー
ドNL1にゲートされる。データ信号Doが高レベルなの
で、トランジスタT8はオンで、トランジスタT3はオフに
なる。さらに、クロック信号Coが高レベルなので、トラ
ンジスタT7はオンになる。その結果、ノードNL1の電圧
は、オンになっているトランジスタT7とT8により作成さ
れた経路を介して、高レベルから低レベルに放電され
る。
第３図に示すように、スキャン・イン・データIoとスキ
ャン・イン・クロック信号を入力するときは（信号PL1
は信号NL1の前に状態を変化させることを除く）、同じ
結果が発生する。
ャン・イン・クロック信号を入力するときは（信号PL1
は信号NL1の前に状態を変化させることを除く）、同じ
結果が発生する。
スキャン・イン・ポートがインバータのように動作し
て、ノードNL1の電圧レベルを反転させて、反転レベル
をデータ・ポートに戻す。詳しくは、第3D図を示すよう
に、スキャン・イン・ポートはノードNL1の低レベル電
圧をノードPL1の高レベルに反転させる。インバータI1
は、ノードNL1で電圧を受信し、ラッチの出力を表す信
号＋L1を出力する。したがって、ノードNL1の電圧が低
レベルになると、第3E図に示すように、出力＋L1が高レ
ベルになる。その結果、トランジスタT4とT7がオフにな
り、ノードNL1がトランジスタT3とT8から分離される。
同時に、トランジスタT2とT5がオンになり、NL1の電圧
はPL1の電圧により制御されるので、L1ラッチの状態を
維持する。
て、ノードNL1の電圧レベルを反転させて、反転レベル
をデータ・ポートに戻す。詳しくは、第3D図を示すよう
に、スキャン・イン・ポートはノードNL1の低レベル電
圧をノードPL1の高レベルに反転させる。インバータI1
は、ノードNL1で電圧を受信し、ラッチの出力を表す信
号＋L1を出力する。したがって、ノードNL1の電圧が低
レベルになると、第3E図に示すように、出力＋L1が高レ
ベルになる。その結果、トランジスタT4とT7がオフにな
り、ノードNL1がトランジスタT3とT8から分離される。
同時に、トランジスタT2とT5がオンになり、NL1の電圧
はPL1の電圧により制御されるので、L1ラッチの状態を
維持する。
ラッチL1を「０」状態にリセットするためには、NL1の
電圧レベルを高レベルにすることが必要である。低デー
タ信号Doをもつ高レベルまたは能動クロック信号Coを提
供することにより、トランジスタT3〜T4はオンになり、
トランジスタT5はオフになる。このため、ノードNL1が
高レベル電圧に充填される、これは、トランジスタT3と
T4を介して資源VDDからノードNL1に作成された経路があ
るからである。ノードNL1が高レベルになった結果、出
力＋L1は低レベル（すなわち、「０」またはリセット状
態）になる。
電圧レベルを高レベルにすることが必要である。低デー
タ信号Doをもつ高レベルまたは能動クロック信号Coを提
供することにより、トランジスタT3〜T4はオンになり、
トランジスタT5はオフになる。このため、ノードNL1が
高レベル電圧に充填される、これは、トランジスタT3と
T4を介して資源VDDからノードNL1に作成された経路があ
るからである。ノードNL1が高レベルになった結果、出
力＋L1は低レベル（すなわち、「０」またはリセット状
態）になる。
第４図は、レベル感知走査設計（LSSD）検査で使用する
ラッチを示す。それは、第２図のラッチ回路L1のマスタ
／スレーブの実施例である。特に、第４図は、スレーブ
としてマスタ・ラッチL1へ動作する第２ラッチL2を含
む。ラッチL2は、ラッチL1のデータ・ポート及びスキャ
ン・イン・ポート及びインバータI2とI3と構成面で同様
のスレーブ・ポートを含む。インバータ12は、スレーブ
・ポートの出力（ノードPL2）を受信するために接続さ
れ、インバータI3は、インバータI2の出力を受信するた
めに接続されている。インバータI3の出力＋２はラッチ
L2の出力として動作する。
ラッチを示す。それは、第２図のラッチ回路L1のマスタ
／スレーブの実施例である。特に、第４図は、スレーブ
としてマスタ・ラッチL1へ動作する第２ラッチL2を含
む。ラッチL2は、ラッチL1のデータ・ポート及びスキャ
ン・イン・ポート及びインバータI2とI3と構成面で同様
のスレーブ・ポートを含む。インバータ12は、スレーブ
・ポートの出力（ノードPL2）を受信するために接続さ
れ、インバータI3は、インバータI2の出力を受信するた
めに接続されている。インバータI3の出力＋２はラッチ
L2の出力として動作する。
第４図のスレーブ・ポートは、８つのMOSトランジスタT
17〜T24を含み、トランジスタT17〜T20はＰ型であり、
トランジスタT21〜T24はＮ型である。
17〜T24を含み、トランジスタT17〜T20はＰ型であり、
トランジスタT21〜T24はＮ型である。
スレーブ・ポートのトランジスタT17とT22のゲートは、
インバータI2の出力NL2を受信し、トランジスタT18とT2
3のゲートは、ラッチL1からL2にデータをクロックする
ためにクロック信号Boを受信する。トランジスタT20とT
21のゲートは、このクロック信号の反転Bo′を受信し、
トランジスタT19とT24のゲートは、ラッチL1のデータ・
ポートのノードNL1に接続される。
インバータI2の出力NL2を受信し、トランジスタT18とT2
3のゲートは、ラッチL1からL2にデータをクロックする
ためにクロック信号Boを受信する。トランジスタT20とT
21のゲートは、このクロック信号の反転Bo′を受信し、
トランジスタT19とT24のゲートは、ラッチL1のデータ・
ポートのノードNL1に接続される。
ラッチL2の動作を、ラッチL1からL2に「１」をラッチす
る例に関して説明する。この例では、ラッチL1の出力＋
L1は高レベルであるから、ラッチL1のノードNL1は低レ
ベルである。Ｐ型トランジスタのゲートはノードNL1に
接続されるので、トランジスタT19がオンになる。ラッ
チL1の出力をラッチL2にラッチするために、クロックBo
は高レベル、すなわち能動状態に設定される。それによ
り、Ｐ型トランジスタT20がオンになる。これは、その
ゲートはラッチL2クロック信号の反転Bo′を受信するか
らである。トランジスタT19とT20がオンになっているの
で、経路はトランジスタT19〜T20を介して電源VDDから
ノードPL2に作成され、ノードPL2は高電圧レベルに充電
される。したがって、インバータI2の出力は低レベルに
なり、インバータI3の出力＋L2（すなわち、ラッチL2の
出力）が高レベルになる（ラッチL1のデータ）。
る例に関して説明する。この例では、ラッチL1の出力＋
L1は高レベルであるから、ラッチL1のノードNL1は低レ
ベルである。Ｐ型トランジスタのゲートはノードNL1に
接続されるので、トランジスタT19がオンになる。ラッ
チL1の出力をラッチL2にラッチするために、クロックBo
は高レベル、すなわち能動状態に設定される。それによ
り、Ｐ型トランジスタT20がオンになる。これは、その
ゲートはラッチL2クロック信号の反転Bo′を受信するか
らである。トランジスタT19とT20がオンになっているの
で、経路はトランジスタT19〜T20を介して電源VDDから
ノードPL2に作成され、ノードPL2は高電圧レベルに充電
される。したがって、インバータI2の出力は低レベルに
なり、インバータI3の出力＋L2（すなわち、ラッチL2の
出力）が高レベルになる（ラッチL1のデータ）。
第４図に示すように、トランジスタT17のゲートは、イ
ンバータI2の出力端に接続される。したがって、インバ
ータI2の出力が低レベルであるとき、Ｐ型トランジスタ
T17がオンになる。ラッチL2でデータを維持するため
に、クロックBoがオフになる（すなわち、クロックBoが
低レベルになる）。クロックBoが低レベルになるとき、
Ｐ型トランジスタT18がオンになる。トランジスタT17と
T18がオンになった結果、ノードPL2は高電圧レベルに維
持されるので、ラッチL2の出力＋L2は高レベル、すなわ
ち「１」レベルに維持される。
ンバータI2の出力端に接続される。したがって、インバ
ータI2の出力が低レベルであるとき、Ｐ型トランジスタ
T17がオンになる。ラッチL2でデータを維持するため
に、クロックBoがオフになる（すなわち、クロックBoが
低レベルになる）。クロックBoが低レベルになるとき、
Ｐ型トランジスタT18がオンになる。トランジスタT17と
T18がオンになった結果、ノードPL2は高電圧レベルに維
持されるので、ラッチL2の出力＋L2は高レベル、すなわ
ち「１」レベルに維持される。
第５図は、本発明によるラッチ回路の他の実施例であ
る。この実施例のラッチ回路は、クロック信号を使用す
ることなくL1ラッチを「０」状態にリセットできる。第
５図に示すL1ラッチは、追加Ｐ型トランジスタT30と追
加Ｎ型トランジスタT40を含むことを除き、第２図に示
すL1ラッチと同一である。Ｐ型トランジスタT30は電源V
DDとノードNL1の間に接続されて、そのゲートは信号Ro
を受信するために接続されている。Ｎ型トランジスタT4
0のゲートも信号Roを受信するように接続され、このト
ランジスタは、トランジスタT6と接地GNDの間に接続さ
れる。
る。この実施例のラッチ回路は、クロック信号を使用す
ることなくL1ラッチを「０」状態にリセットできる。第
５図に示すL1ラッチは、追加Ｐ型トランジスタT30と追
加Ｎ型トランジスタT40を含むことを除き、第２図に示
すL1ラッチと同一である。Ｐ型トランジスタT30は電源V
DDとノードNL1の間に接続されて、そのゲートは信号Ro
を受信するために接続されている。Ｎ型トランジスタT4
0のゲートも信号Roを受信するように接続され、このト
ランジスタは、トランジスタT6と接地GNDの間に接続さ
れる。
前記のように、第５図の実施例により、クロック信号を
使用しないでラッチL1が「０」状態に設定できる。特
に、これは、信号Roを低レベルにすることにより実施さ
れる。信号Roが低レベルであるとき、Ｎ型トランジスタ
T40はオフになり、Ｐ型トランジスタT30はオンになる。
トランジスタT30がオンになるので、ノードNL1が高電圧
レベルに充電され、これによってインバータI1の出力
（すなわち、ラッチL1の出力＋Ｌ）は低レベルすなわち
「０」状態にリセットされる。したがって、第５図に示
す実施例により、クロック信号を使用することなく
「０」状態にリセットできる。
使用しないでラッチL1が「０」状態に設定できる。特
に、これは、信号Roを低レベルにすることにより実施さ
れる。信号Roが低レベルであるとき、Ｎ型トランジスタ
T40はオフになり、Ｐ型トランジスタT30はオンになる。
トランジスタT30がオンになるので、ノードNL1が高電圧
レベルに充電され、これによってインバータI1の出力
（すなわち、ラッチL1の出力＋Ｌ）は低レベルすなわち
「０」状態にリセットされる。したがって、第５図に示
す実施例により、クロック信号を使用することなく
「０」状態にリセットできる。
第６図は、本発明によるラッチ回路の他の実施例を示
す。第６図に示すラッチは、このラッチが設定信号Soに
より設定され、リセット信号Roによりリセットされるの
で、セット・リセット設定優勢ラッチと呼ばれる。しか
し、セット及びリセット信号の両方が適用されると、ラ
ッチが設定される。第６図のラッチL1は、第２図のトラ
ンジスタT3が２つのＰ型MOSトランジスタT50、T55と置
き換えられたことを除き、第２図のラッチと同一であ
る。トランジスタT8はそのとき設定信号Soを受信する。
す。第６図に示すラッチは、このラッチが設定信号Soに
より設定され、リセット信号Roによりリセットされるの
で、セット・リセット設定優勢ラッチと呼ばれる。しか
し、セット及びリセット信号の両方が適用されると、ラ
ッチが設定される。第６図のラッチL1は、第２図のトラ
ンジスタT3が２つのＰ型MOSトランジスタT50、T55と置
き換えられたことを除き、第２図のラッチと同一であ
る。トランジスタT8はそのとき設定信号Soを受信する。
トランジスタT50のゲートは設定信号Soを受信して、ト
ランジスタT55のゲートはリセット信号Ro′の反転を受
信する。
ランジスタT55のゲートはリセット信号Ro′の反転を受
信する。
第６図に示すラッチの動作を説明する。第６図に示すラ
ッチは、設定信号Soとクロック信号Coを適用することに
より設定される（すなわち、ラッチの出力は「１」、す
なわち高レベルに設定される）。この点では、第２図の
実施例に関連して記載されるように、第６図に示すラッ
チの設定は、データ信号Doをラッチする動作と同様であ
る。詳しくは、セット信号Soとクロック信号Coが高レベ
ルになると、トランジスタT50がオフになり、トランジ
スタT7とT8がオンになる。その結果、トランジスタT50
は、電圧電源VDDからノードNL1への電力をブロックする
「ブロッキング・トランジスタ」として動作する。さら
に、トランジスタT7とT8が両方ともオンになるので、ノ
ードNL1から接地GNDに放電経路が作成される。したがっ
て、NL1の電圧はトランジスタT7とT8を介して接地に放
電されるので、インバータI1は「１」すなわち設定状態
を出力する。前記のように、スキャン・イン・ポートは
インバータとして動作し、ノードPL1の電圧を高レベル
に維持し、これによって、ノードNL1の電圧を低レベル
に維持し、ラッチL1の出力＋L1は「１」すなわち設定状
態にセットする。
ッチは、設定信号Soとクロック信号Coを適用することに
より設定される（すなわち、ラッチの出力は「１」、す
なわち高レベルに設定される）。この点では、第２図の
実施例に関連して記載されるように、第６図に示すラッ
チの設定は、データ信号Doをラッチする動作と同様であ
る。詳しくは、セット信号Soとクロック信号Coが高レベ
ルになると、トランジスタT50がオフになり、トランジ
スタT7とT8がオンになる。その結果、トランジスタT50
は、電圧電源VDDからノードNL1への電力をブロックする
「ブロッキング・トランジスタ」として動作する。さら
に、トランジスタT7とT8が両方ともオンになるので、ノ
ードNL1から接地GNDに放電経路が作成される。したがっ
て、NL1の電圧はトランジスタT7とT8を介して接地に放
電されるので、インバータI1は「１」すなわち設定状態
を出力する。前記のように、スキャン・イン・ポートは
インバータとして動作し、ノードPL1の電圧を高レベル
に維持し、これによって、ノードNL1の電圧を低レベル
に維持し、ラッチL1の出力＋L1は「１」すなわち設定状
態にセットする。
リセット・ラッチをリセットする動作は、前記のラッチ
をセットする動作と同様である。ラッチをリセットする
には、能動（高レベル）リセット信号Roが、能動クロッ
ク信号Coと共にラッチに送られる。以下に記載するよう
に、ラッチをリセットするには、セット信号Soが低レベ
ルになる必要がある。セット信号が低レベルになり、リ
セットRoとクロックCo信号が高レベルになると、トラン
ジスタT50、T55、T4がすべてオンになる。さらに、トラ
ンジスタT5とT8がオフになる。したがって、ノードNL1
は高電圧レベルに充電されるので、インバータL1の出力
（すなわち、ラッチの出力）が「０」状態にリセットさ
れる。
をセットする動作と同様である。ラッチをリセットする
には、能動（高レベル）リセット信号Roが、能動クロッ
ク信号Coと共にラッチに送られる。以下に記載するよう
に、ラッチをリセットするには、セット信号Soが低レベ
ルになる必要がある。セット信号が低レベルになり、リ
セットRoとクロックCo信号が高レベルになると、トラン
ジスタT50、T55、T4がすべてオンになる。さらに、トラ
ンジスタT5とT8がオフになる。したがって、ノードNL1
は高電圧レベルに充電されるので、インバータL1の出力
（すなわち、ラッチの出力）が「０」状態にリセットさ
れる。
第６図のラッチは、能動セットSo信号と能動リセットRo
信号の両方がラッチL1に与えられると、ラッチはリセッ
トされないで、セットされるように、優先的にセットさ
れる。これは、能動セット信号Soにより、トランジスタ
T50がオフになるので、電圧電源VDDとノードNL1の間の
経路をブロックする。
信号の両方がラッチL1に与えられると、ラッチはリセッ
トされないで、セットされるように、優先的にセットさ
れる。これは、能動セット信号Soにより、トランジスタ
T50がオフになるので、電圧電源VDDとノードNL1の間の
経路をブロックする。
第７図は本発明によるラッチ回路の別の実施例を示す。
具体的には、第７図はセット・リセット２重クロック・
ラッチの概略図である。このラッチは、ラッチをセット
したりリセットする個別クロック信号を使用する。第７
図に示すラッチ回路は、データ・ポートのトランジスタ
T3のゲートがリセット信号の反転Ro′を受信し、トラン
ジスタT8のゲートはセット信号Soを受信するという点を
除き、第２図に示すラッチ回路と構成の点で同一であ
る。クロック信号CSとCRはそれぞれ、セット・クロック
信号とリセット・クロック信号に対応する。
具体的には、第７図はセット・リセット２重クロック・
ラッチの概略図である。このラッチは、ラッチをセット
したりリセットする個別クロック信号を使用する。第７
図に示すラッチ回路は、データ・ポートのトランジスタ
T3のゲートがリセット信号の反転Ro′を受信し、トラン
ジスタT8のゲートはセット信号Soを受信するという点を
除き、第２図に示すラッチ回路と構成の点で同一であ
る。クロック信号CSとCRはそれぞれ、セット・クロック
信号とリセット・クロック信号に対応する。
この実施例の動作は、まずラッチのセットに関し、次に
ラッチのリセットに関して記載される。
ラッチのリセットに関して記載される。
ラッチをセットするには（すなわち、「１」状態）、ま
ず高レベルまたは能動セット信号Soが適用されて、高レ
ベル・クロック信号Csが適用される。これは第３図のデ
ータ信号Doとクロック信号Coと同様である。Ｎ型トラン
ジスタT7とT8のゲートは、クロック・セット信号CSとセ
ット信号Soを受信するので、こうしたトランジスタの両
方がオンになるので、ノードNL1から接地GNDへの放電経
路を形成する。その結果、ノードNL1の電圧は低レベル
になる。したがって、インバータI1の出力＋L1は高レベ
ルに、すなわちセット状態になる。
ず高レベルまたは能動セット信号Soが適用されて、高レ
ベル・クロック信号Csが適用される。これは第３図のデ
ータ信号Doとクロック信号Coと同様である。Ｎ型トラン
ジスタT7とT8のゲートは、クロック・セット信号CSとセ
ット信号Soを受信するので、こうしたトランジスタの両
方がオンになるので、ノードNL1から接地GNDへの放電経
路を形成する。その結果、ノードNL1の電圧は低レベル
になる。したがって、インバータI1の出力＋L1は高レベ
ルに、すなわちセット状態になる。
ラッチをリセットする動作はラッチをセットする動作と
同様である。さらに詳しくは、ラッチをリセットするた
めに、能動すなわち高レベル信号Roが、次に能動クロッ
ク・リセット信号CRが適用される。Ｐ型トランジスタT
3、T4のゲートはリセット信号の反転Ro′及びリセット
・クロック信号の反転CR′を受信するので、これらのト
ランジスタは両方ともオンになるので、電圧源VDDから
ノードNL1への経路を形成する。その結果、ノードNL1で
の電圧は高レベルになり、インバータI1の出力は低レベ
ルになる。したがって、ラッチは「０」状態にリセット
される。
同様である。さらに詳しくは、ラッチをリセットするた
めに、能動すなわち高レベル信号Roが、次に能動クロッ
ク・リセット信号CRが適用される。Ｐ型トランジスタT
3、T4のゲートはリセット信号の反転Ro′及びリセット
・クロック信号の反転CR′を受信するので、これらのト
ランジスタは両方ともオンになるので、電圧源VDDから
ノードNL1への経路を形成する。その結果、ノードNL1で
の電圧は高レベルになり、インバータI1の出力は低レベ
ルになる。したがって、ラッチは「０」状態にリセット
される。
第８図は、第４図のラッチ回路L2のインバータI2と置換
可能なインバータI2′を示す。第８図のインバータI2′
はスレーブ・ポートの出力ノードPL2と入力NL2の間にデ
ータ・ポートを追加する。第８図に示すラッチ回路構成
によって、データD2はラッチL2に直接入力されることが
できる。これは、第２データ・ポートがインバータのよ
うに作用するからである。第２データ・ポートの動作
は、第２図のデータ・ポートの動作と同一であるから説
明しない。
可能なインバータI2′を示す。第８図のインバータI2′
はスレーブ・ポートの出力ノードPL2と入力NL2の間にデ
ータ・ポートを追加する。第８図に示すラッチ回路構成
によって、データD2はラッチL2に直接入力されることが
できる。これは、第２データ・ポートがインバータのよ
うに作用するからである。第２データ・ポートの動作
は、第２図のデータ・ポートの動作と同一であるから説
明しない。
第９図は、本発明による２重ポート・ラッチ回路の実施
例を示す。この実施例では、データD1またはD2をラッチ
L1に適用できる。
例を示す。この実施例では、データD1またはD2をラッチ
L1に適用できる。
第９図に示すように、この実施例によるデータ・ポート
は、14個のトランジスタT1〜T8とT1A〜T6Aを含む。トラ
ンジスタT1〜T4とT1A〜T3AはＰ型で、トランジスタT5〜
T8とT4A〜T6AはＮ型である。
は、14個のトランジスタT1〜T8とT1A〜T6Aを含む。トラ
ンジスタT1〜T4とT1A〜T3AはＰ型で、トランジスタT5〜
T8とT4A〜T6AはＮ型である。
第２図ないし第３図に関連して記載されているように、
クロック信号C1にデータD1を適用し、クロックC2にデー
タD2を適用する動作は、データDoをクロックCoに適用す
る動作と同一であるから、この動作は説明しない。
クロック信号C1にデータD1を適用し、クロックC2にデー
タD2を適用する動作は、データDoをクロックCoに適用す
る動作と同一であるから、この動作は説明しない。
本発明のいくつかの実施例を記載したが、この発明の他
の実施例は、前記の説明の観点から、論理設計技術の当
業者には明らかであろう。したがって前記の説明は、例
示のみを意図したものであり、これに制限されるもので
はない。
の実施例は、前記の説明の観点から、論理設計技術の当
業者には明らかであろう。したがって前記の説明は、例
示のみを意図したものであり、これに制限されるもので
はない。
E.発明の効果 本発明により、高速のCMOSラッチ回路が実現された。
第１図は、本発明によるラッチ回路の全体構成図であ
る。 第２図は、第１図のラッチ回路の回路概略図である。 第3A図ないし第3E図は、第２図のラッチ回路の動作を説
明するタイミング図である。 第４図は、第２図のラッチ回路のマスタ／スレーブ実施
の概略回路図である。 第５図は、クロック信号を使用しないでラッチをリセッ
トできる本発明によるラッチ回路の実施例の回路図であ
る。 第６図は、本発明によるセット・リセット設定優勢ラッ
チの概略回路図である。 第７図は、本発明の実施例によるセット・リセット２重
クロック・ラッチの概略回路図である。 第８図は、第４図のラッチL2のインバータI2と置換でき
るインバータI2′の概略回路図である。 第９図は、本発明による２データ・ラッチの実施例の概
略回路図である。
る。 第２図は、第１図のラッチ回路の回路概略図である。 第3A図ないし第3E図は、第２図のラッチ回路の動作を説
明するタイミング図である。 第４図は、第２図のラッチ回路のマスタ／スレーブ実施
の概略回路図である。 第５図は、クロック信号を使用しないでラッチをリセッ
トできる本発明によるラッチ回路の実施例の回路図であ
る。 第６図は、本発明によるセット・リセット設定優勢ラッ
チの概略回路図である。 第７図は、本発明の実施例によるセット・リセット２重
クロック・ラッチの概略回路図である。 第８図は、第４図のラッチL2のインバータI2と置換でき
るインバータI2′の概略回路図である。 第９図は、本発明による２データ・ラッチの実施例の概
略回路図である。
Claims (11)
- 【請求項１】ラッチ回路が、 第１電位端子及び第２電位端子と、 直列に接続されて第１トランジスタ対を形成する、第１
形式の第1MOSトランジスタ及び第2MOSトランジスタと、 直列に接続されて第２トランジスタ対を形成する、第１
形式の第3MOSトランジスタ及び第4MOSトランジスタであ
って、前記第１トランジスタ及び第２トランジスタ対が
第１電位端子と第１ノード間とに互いに並列に接続され
た、前記の第3MOSトランジスタ及び第4MOSトランジスタ
と、 直列に接続されて第３トランジスタ対を形成する、第１
形式とは異なる、第２形式の第5MOSトランジスタ及び第
６トランジスタと、 直列に接続されて第４トランジスタ対を形成する、第２
形式の第7MOSトランジスタ及び第8MOSトランジスタであ
って、前記第３トランジスタ及び第４トランジスタ対が
第１ノードと第２電位端子間に並列に接続された、前記
の第7MOSトランジスタ及び第8MOSトランジスタを含み、 第１ノードからの論理電圧を受信し、第１ノードの論理
電圧の補信号である論理電圧を第２ノードへ出力する反
転論理手段を含み、 第１ノードに接続された入力端をもち、出力端が上記ラ
ッチ回路の出力となるインバータを含み、 前記第１トランジスタ及び第６トランジスタのゲートが
第２ノードから第１ノードの反転電圧を受信するように
接続され、前記第３トランジスタ及び第８トランジスタ
のゲートが第１論理信号を受信するよう接続され、前記
第２トランジスタ及び第７トランジスタのゲートが第１
クロック信号を受信するよう接続され、前記第４トラン
ジスタ及び第５トランジスタのゲートが第１クロック信
号の補信号である第２クロック信号を受信するように接
続されている、 ラッチ回路。 - 【請求項２】論理信号がラッチされるデータ信号であ
る、請求項（１）に記載のラッチ回路。 - 【請求項３】請求項（１）のラッチ回路の反転論理手段
が、第１ノードで論理電圧を受信し、第２ノードに第１
ノードの論理電圧の反転を出力する上記反転論理手段で
あって、 第１電位端子及び第２電位端子と、 直列に接続されて第５トランジスタ対を形成する、第１
形式の第9MOSトランジスタ及び第10MOSトランジスタ
と、 直列に接続されて第６トランジスタ対を形成する、第１
形式の第11MOSトランジスタ及び第12MOSトランジスタで
あって、前記第５トランジスタ及び第６トランジスタ対
が第１電位端子と第２ノード間とに互いに並列に接続さ
れた、前記の第11MOSトランジスタ及び第12MOSトランジ
スタと 直列に接続されて第７トランジスタ対を形成する、第２
形式の第13MOSトランジスタ及び第14MOSトランジスタ
と、 直列に接続されて第８トランジスタ対を形成する、第２
形式の第15MOSトランジスタ及び第16MOSトランジスタで
あって、トランジスタの前記第７トランジスタ及び第８
トランジスタ対が第２ノードと第２電位端子との間で並
列に接続された、前記の第15MOSトランジスタ及び第16M
OSトランジスタを含み、 前記第９トランジスタ及び第14トランジスタのゲートが
第１ノードに接続され、前記第11トランジスタ及び第16
トランジスタのゲートが第２論理信号の補信号を受信す
るよう接続されており、前記第10トランジスタ及び第15
トランジスタのゲートが第３クロック信号を受信するた
めに接続され、第12トランジスタ及び第13トランジスタ
のゲートが、第３クロック信号の補信号である第４クロ
ック信号を受信するように接続されている、 請求項（１）に記載のラッチ回路。 - 【請求項４】請求項（１）のラッチ回路において、 第１電位端子と第１ノードとの間に接続された第１形式
の第9MOSトランジスタ、第６トランジスタと第２電位端
子との間に接続された第２形式の第10トランジスタをさ
らに含み、前記第９トランジスタ及び第10トランジスタ
のゲートがラッチ回路をリセットするリセット信号を受
信するように接続された、 請求項（１）に記載のラッチ回路。 - 【請求項５】請求項（１）のラッチ回路において、 第１形式の第９、第10、第11MOSトランジスタ及び第２
形式の第12、第13、第14MOSトランジスタをさらに含
み、前記第９トランジスタが前記第１トランジスタ及び
第２トランジスタの間に接続され、前記第10トランジス
タ及び第11トランジスタが第１電位端子と第１ノードと
の間に直接接続されており、第12トランジスタが前記第
５トランジスタ及び第６トランジスタの間に接続され、
第13トランジスタ及び第14トランジスタが第１ノードと
第２電位端子との間に直列に接続され、第９トランジス
タ及び第13トランジスタのゲートが第３クロック信号を
受信するように接続され、前記第11トランジスタ及び第
12トランジスタのゲートが、第３クロック信号の補信号
である第４クロック信号を受信するように接続された、
請求項（１）に記載のラッチ回路。 - 【請求項６】請求項（１）のラッチ回路において、 前記第３トランジスタ及び第４トランジスタの間に接続
された第１形式の第9MOSトランジスタをさらに含み、前
記第９トランジスタのゲートがラッチ回路のリセット信
号の補信号を受信するように接続され、前記第１論理信
号はラッチ回路をセットするセット信号であり、ラッチ
回路はセット信号とクロック信号を提供するときにラッ
チをセットするために動作可能になり、リセット信号と
クロック信号を適用するときにラッチをリセットし、セ
ット信号、リセット信号及びクロック信号を提供すると
きにラッチをセットする、請求項（１）に記載のラッチ
回路。 - 【請求項７】請求項（１）のラッチ回路において、 第１電位端子及び第２電位端子と、 前記第１トランジスタ及び第６トランジスタのゲートが
第２ノードから第１ノードの反転電圧を受信するように
接続され、前記第３トランジスタのゲートがリセット信
号の反転を受信するように接続され、前記第８トランジ
スタのゲートがセット信号を受信するよう接続され、前
記第２トランジスタ及び第７トランジスタのゲートがセ
ット信号の第１クロック信号を受信するよう接続され、
前記第４トランジスタ及び第５トランジスタのゲートに
は第１クロック信号の補信号である第２クロック信号が
供給される、 請求項（１）に記載のラッチ回路。 - 【請求項８】請求項（１）のラッチ回路において、 直列に接続されて第５トランジスタ対を形成する、第１
形式の第9MOSトランジスタ及び第10MOSトランジスタ
と、 直列に接続されて第６トランジスタ対を形成する、第１
形式の第11MOSトランジスタ及び第12MOSトランジスタで
あって、前記第５トランジスタ及び第６トランジスタ対
が第１電位端子と第３ノードとの間に互いに並列に接続
された、前記第11MOSトランジスタ及び第12MOSトランジ
スタと、 直列に接続されて第７トランジスタ対を形成する、第２
形式の第13MOSトランジスタ及び第14MOSトランジスタ
と、 直列に接続されて第８トランジスタ対を形成する、第２
形式の第15MOSトランジスタ及び第16MOSトランジスタで
あって、前記第７トランジスタ及び第８トランジスタ対
が第３ノードと第２電位端子との間で並列に接続され
た、前記第15MOSトランジスタ及び第16MOSトランジスタ
と、 第３ノードに接続された入力端をもつ第２インバータを
さらに含み、 前記第９トランジスタ及び第14トランジスタのゲートが
前期インバータの出力を受信するように接続され、前記
第11トランジスタ及び第16トランジスタのゲートが第１
ノードに接続され、前記第10トランジスタ及び第15トラ
ンジスタのゲートが第３クロック信号を受信するよう接
続され、第12トランジスタ及び第13トランジスタのゲー
トが第３クロック信号の補信号である第４クロック信号
を受信するよう接続された、 請求項（１）に記載のラッチ回路。 - 【請求項９】前期第２インバータの出力端に接続された
入力端をもつ第３インバータをさらに含む、請求項
（８）に記載のラッチ回路。 - 【請求項１０】請求項（８）のラッチ回路において、 前記第２インバータの代わりに、第３ノードで論理電圧
を受信し、第３ノードの論理電圧の反転である論理電圧
を第４ノードへ出力するための第２反転論理手段と、 第４ノードに接続された入力端をもつ第３インバータを
さらに含み、 前記第９トランジスタ及び第14トランジスタのゲートが
第４ノードに接続され、前記第11トランジスタ及び第16
トランジスタのゲートが第１ノードに接続され、前記第
10トランジスタ及び第15トランジスタのゲートが第３ク
ロック信号を受信するよう接続され、第12トランジスタ
及び第13トランジスタのゲートが第３クロック信号の補
信号である第４クロック信号を受信するよう接続され
た、 請求項（８）に記載のラッチ回路。 - 【請求項１１】請求項（10）のラッチ回路の第２反転論
理手段が、 第１電位端子及び第２電位端子と、 直列に接続されて第９トランジスタ対を形成する、第１
形式の第17MOSトランジスタ及び第18MOSトランジスタ
と、 直列に接続されて第10トランジスタ対を形成する、第１
形式の第19MOSトランジスタ及び第20MOSトランジスタで
あって、前記第９トランジスタ及び第10トランジスタ対
が第１電位端子と第４ノードとの間に互いに並列になる
ように接続された前記第19MOSトランジスタ及び第20MOS
トランジスタと、 直列に接続されて第11トランジスタ対を形成する、第２
形式の第21MOSトランジスタ及び第22MOSトランジスタ
と、 直列に接続されて第20トランジスタ対を形成する、第２
形式の第23MOSトランジスタ及び第24MOSトランジスタで
あって、前記第11トランジスタ及び第12トランジスタ対
が第４ノードと第２電位端子との間に並列に接続され
た、前記第23MOSトランジスタ及び第24MOSトランジスタ
を含み、 前記第17トランジスタ及び第22トランジスタのゲートが
第３ノードに接続され、前記第19トランジスタ及び第24
トランジスタのゲートが第２論理信号を受信するように
接続され、前記第18トランジスタ及び第23トランジスタ
のゲートが第５クロック信号を受信するように接続さ
れ、前記第20トランジスタ及び第21トランジスタのゲー
トが第５クロック信号の位相の補信号である第６クロッ
ク信号を受信するように接続された、 請求項（10）に記載のラッチ回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| US386916 | 1989-07-31 | ||
| US07/386,916 US4988896A (en) | 1989-07-31 | 1989-07-31 | High speed CMOS latch without pass-gates |
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|---|---|
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| JPH0697735B2 true JPH0697735B2 (ja) | 1994-11-30 |
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Family Applications (1)
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|---|---|
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