JPH0697775A - デジタルマッチドフィルタ - Google Patents
デジタルマッチドフィルタInfo
- Publication number
- JPH0697775A JPH0697775A JP4244823A JP24482392A JPH0697775A JP H0697775 A JPH0697775 A JP H0697775A JP 4244823 A JP4244823 A JP 4244823A JP 24482392 A JP24482392 A JP 24482392A JP H0697775 A JPH0697775 A JP H0697775A
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- multipliers
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Abstract
(57)【要約】
【目的】 回路構成を簡素化する。
【構成】 フィルタには入力信号ｘ(t) としてＰＮ（擬
似ランダム雑音性）符号が、また受信側参照用ＰＮ符号
ａ1 ，ａ2 ，……ａm が与えられる。シフトレジスタＳ
Ｒは１段当たりの遅延時間がＰＮ符号の１ビット幅Ｔに
等しいｍ（受信側参照用ＰＮ符号のビット数）段で構成
される。その各段の出力側より導出されるタップに乗算
器Ｍ1 〜Ｍm がそれぞれ接続され、それらのタップ出力
が参照用ＰＮ符号ａ1 ，ａ2 ，……またはａm とそれぞ
れ乗算される。これら乗算器の出力は加算器Ｓ1 で加算
され、その加算出力（図１Ｃ）は遅延回路ＤでＴ／２遅
延され加算器Ｓ2 に入力される（図１Ｄ）。加算器Ｓ2
では加算器Ｓ1 の出力と遅延回路Ｄの出力とが加算され
て入力ｘ(t) の相関出力ｙ(t) （図１Ｅ）が得られる。
似ランダム雑音性）符号が、また受信側参照用ＰＮ符号
ａ1 ，ａ2 ，……ａm が与えられる。シフトレジスタＳ
Ｒは１段当たりの遅延時間がＰＮ符号の１ビット幅Ｔに
等しいｍ（受信側参照用ＰＮ符号のビット数）段で構成
される。その各段の出力側より導出されるタップに乗算
器Ｍ1 〜Ｍm がそれぞれ接続され、それらのタップ出力
が参照用ＰＮ符号ａ1 ，ａ2 ，……またはａm とそれぞ
れ乗算される。これら乗算器の出力は加算器Ｓ1 で加算
され、その加算出力（図１Ｃ）は遅延回路ＤでＴ／２遅
延され加算器Ｓ2 に入力される（図１Ｄ）。加算器Ｓ2
では加算器Ｓ1 の出力と遅延回路Ｄの出力とが加算され
て入力ｘ(t) の相関出力ｙ(t) （図１Ｅ）が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、ＰＮ符号（擬似ラン
ダム雑音性符号；Pseudo-random Noise 性符号）を用い
るスペクトル拡散通信システム等に使用される、ダブル
サンプリング方式によるデジタルマッチドフィルタに関
し、特に構成の簡素化に係わる。
ダム雑音性符号；Pseudo-random Noise 性符号）を用い
るスペクトル拡散通信システム等に使用される、ダブル
サンプリング方式によるデジタルマッチドフィルタに関
し、特に構成の簡素化に係わる。
【０００２】
【従来の技術】従来のダブルサンプリング方式によるデ
ジタルマッチドフィルタは図２Ａに示すように、Ｎ段の
シフトレジスタＳＲ（遅延時間がそれぞれＴ／２の遅延
回路Ｄ 1 〜ＤN より成る）Ｎ個の乗算器Ｍi ，Ｍi ′及
びＮ入力加算器Ｓ（Ｎ＝２ｍとする）を有する構造をも
ち、入力信号ｘ(t) がダブルサンプルされている場合、
同じ乗算係数ａi ，ａi ′（ｉ＝１〜ｍ）をもつタップ
が２回連続する。ここで乗算係数ａ1 〜ａm は受信側参
照用ＰＮ符号に相当し、ａi は論理“０”または“１”
を表す。このときＰＮ符号の一種であるＭ系列符号（例
えば技術出版社発行、横山光雄著、「スペクトル拡散通
信システム」の３９３頁〜３９５頁に記述されている）
を利用したときの自己相関出力ｙ(t) は図２Ｂのように
なり、これをスペクトル拡散通信方式の受信機に利用し
た場合、ピーク値は初期捕捉のタイミングパルスと復調
データとなり、その両側の値は同期追従のための制御信
号となる。
ジタルマッチドフィルタは図２Ａに示すように、Ｎ段の
シフトレジスタＳＲ（遅延時間がそれぞれＴ／２の遅延
回路Ｄ 1 〜ＤN より成る）Ｎ個の乗算器Ｍi ，Ｍi ′及
びＮ入力加算器Ｓ（Ｎ＝２ｍとする）を有する構造をも
ち、入力信号ｘ(t) がダブルサンプルされている場合、
同じ乗算係数ａi ，ａi ′（ｉ＝１〜ｍ）をもつタップ
が２回連続する。ここで乗算係数ａ1 〜ａm は受信側参
照用ＰＮ符号に相当し、ａi は論理“０”または“１”
を表す。このときＰＮ符号の一種であるＭ系列符号（例
えば技術出版社発行、横山光雄著、「スペクトル拡散通
信システム」の３９３頁〜３９５頁に記述されている）
を利用したときの自己相関出力ｙ(t) は図２Ｂのように
なり、これをスペクトル拡散通信方式の受信機に利用し
た場合、ピーク値は初期捕捉のタイミングパルスと復調
データとなり、その両側の値は同期追従のための制御信
号となる。
【０００３】ダブルサンプリングとは１チップ（ＰＮ符
号の１ビット分に相当する情報）あたり２回サンプリン
グを行うことであり、スペクトル拡散通信方式の初期捕
捉時において帯域制限された入力信号ｘ(t) のチップ波
形（図１Ｂのような波形）の丁度最大値を１回でサンプ
ルすることは困難であり、符号検出確度を高めるため通
常よく用いられる。
号の１ビット分に相当する情報）あたり２回サンプリン
グを行うことであり、スペクトル拡散通信方式の初期捕
捉時において帯域制限された入力信号ｘ(t) のチップ波
形（図１Ｂのような波形）の丁度最大値を１回でサンプ
ルすることは困難であり、符号検出確度を高めるため通
常よく用いられる。
【０００４】なお、シフトレジスタの各段の遅延時間Ｔ
／２は１チップ（１ＰＮ符号）の１／２ビット幅分の時
間に等しい。図２Ｂの出力信号ｙ(t) は、図１Ｂの入力
信号ｘ(t) のチップ波形の最大値よりＴ／４だけずれた
サンプルタイミングで検出した場合の波形である。
／２は１チップ（１ＰＮ符号）の１／２ビット幅分の時
間に等しい。図２Ｂの出力信号ｙ(t) は、図１Ｂの入力
信号ｘ(t) のチップ波形の最大値よりＴ／４だけずれた
サンプルタイミングで検出した場合の波形である。
【０００５】
【発明が解決しようとする課題】従来のダブルサンプリ
ングのデジタルマッチドフィルタは受信側参照用ＰＮ符
号列のビット数ｍの２倍の段数のシフトレジスタＳＲ
と、同じく２ｍ個の乗算器及び２ｍ入力の加算器または
２ｍ個の２入力加算器が必要となり、回路規模が大きく
なってＩＣ化した場合、その寸法が大きくなる問題があ
った。この発明の目的はシフトレジスタの段数及び乗算
器の個数、加算器の入力数を減らし、同じ機能を従来よ
り小さい規模で実現しようとするものである。
ングのデジタルマッチドフィルタは受信側参照用ＰＮ符
号列のビット数ｍの２倍の段数のシフトレジスタＳＲ
と、同じく２ｍ個の乗算器及び２ｍ入力の加算器または
２ｍ個の２入力加算器が必要となり、回路規模が大きく
なってＩＣ化した場合、その寸法が大きくなる問題があ
った。この発明の目的はシフトレジスタの段数及び乗算
器の個数、加算器の入力数を減らし、同じ機能を従来よ
り小さい規模で実現しようとするものである。
【０００６】
【課題を解決するための手段】ＰＮ（擬似ランダム雑音
性）符号が入力され、受信側参照用ＰＮ符号ａ1 ，
ａ 2 ，……ａm が与えられるタブルサンプリング方式の
デジタルマッチドフィルタにおいて、この発明では、１
段当たりの遅延時間が前記ＰＮ符号の１ビット幅Ｔに等
しいｍ（前記受信側参照用ＰＮ符号のビット数）段のシ
フトレジスタと、そのシフトレジスタの第１〜第ｍ段の
各出力側より導出されるタップにそれぞれ接続され、そ
れらタップ出力を前記受信側参照用ＰＮ符号ａ1 ，
ａ2 ，……またはａm にそれぞれ乗算する第１乃至第ｍ
乗算器と、それら第１乃至第ｍ乗算器の出力の総和を求
める第１加算器と、その第１加算器の出力をＴ／２（Ｔ
は前記ＰＮ符号のビット幅）遅延させる遅延回路と、そ
の遅延回路の出力及び前記第１加算器の出力を加算して
フィルタ出力を得る第２加算器とよりデジタルマッチド
フィルタを構成する。
性）符号が入力され、受信側参照用ＰＮ符号ａ1 ，
ａ 2 ，……ａm が与えられるタブルサンプリング方式の
デジタルマッチドフィルタにおいて、この発明では、１
段当たりの遅延時間が前記ＰＮ符号の１ビット幅Ｔに等
しいｍ（前記受信側参照用ＰＮ符号のビット数）段のシ
フトレジスタと、そのシフトレジスタの第１〜第ｍ段の
各出力側より導出されるタップにそれぞれ接続され、そ
れらタップ出力を前記受信側参照用ＰＮ符号ａ1 ，
ａ2 ，……またはａm にそれぞれ乗算する第１乃至第ｍ
乗算器と、それら第１乃至第ｍ乗算器の出力の総和を求
める第１加算器と、その第１加算器の出力をＴ／２（Ｔ
は前記ＰＮ符号のビット幅）遅延させる遅延回路と、そ
の遅延回路の出力及び前記第１加算器の出力を加算して
フィルタ出力を得る第２加算器とよりデジタルマッチド
フィルタを構成する。
【０００７】
【実施例】次に本発明の実施例を図１を参照して説明す
る。図１には図２と対応する部分に同じ符号を付してあ
る。図１Ａはｍ段のシフトレジスタ（各段の遅延時間は
Ｔ）を持つデジタルマッチドフィルタで、相関をとるタ
ップは１ビット間隔となっており、それぞれ係数ａ1 ，
ａ2 ，……ａm が与えられている。タップの総数ｍは１
ビット間隔ということから従来のシフトレジスタ段数Ｎ
の半分となる。これらの係数ａi が乗算されたタップ出
力の総和きをＴ／２遅延させて、加算器Ｓ1の出力に加
算したものが、出力ｙ(t) となる。Ｍ系列の符号の場
合、その相関出力ｙ(t) は図１Ｅのようになる。遅延回
路Ｄ及び加算器Ｓ2 が加わるが乗算器Ｍ i の個数及び加
算器Ｓ1 の入力数を半分に減少させ、しかも出力ｙ(t)
の相関特性は従来の図２Ｂと同一の特性が得られる。
る。図１には図２と対応する部分に同じ符号を付してあ
る。図１Ａはｍ段のシフトレジスタ（各段の遅延時間は
Ｔ）を持つデジタルマッチドフィルタで、相関をとるタ
ップは１ビット間隔となっており、それぞれ係数ａ1 ，
ａ2 ，……ａm が与えられている。タップの総数ｍは１
ビット間隔ということから従来のシフトレジスタ段数Ｎ
の半分となる。これらの係数ａi が乗算されたタップ出
力の総和きをＴ／２遅延させて、加算器Ｓ1の出力に加
算したものが、出力ｙ(t) となる。Ｍ系列の符号の場
合、その相関出力ｙ(t) は図１Ｅのようになる。遅延回
路Ｄ及び加算器Ｓ2 が加わるが乗算器Ｍ i の個数及び加
算器Ｓ1 の入力数を半分に減少させ、しかも出力ｙ(t)
の相関特性は従来の図２Ｂと同一の特性が得られる。
【０００８】次に詳細な動作を述べる。帯域制限された
入力信号ｘ(t) の例を図１Ｂに示す。先にも述べたよう
に通信システムの場合、受信側で入力波形の最大値をサ
ンプルするようなサンプルタイミングの情報は得られて
いないので符号検出確度をあげるためにダブルサンプリ
ングが通常よく利用される。サンプルタイミングの例と
して図１Ｂに示すとおり最大値からＴ／４ずれた場合を
考えると、加算器Ｓ1の出力は図１Ｃに示すとおりとな
る。これをＴ／２遅延した図１Ｄの波形と加算すると図
１Ｅが得られ、図２Ｂと同じ相関出力ｙ(t) となる。
入力信号ｘ(t) の例を図１Ｂに示す。先にも述べたよう
に通信システムの場合、受信側で入力波形の最大値をサ
ンプルするようなサンプルタイミングの情報は得られて
いないので符号検出確度をあげるためにダブルサンプリ
ングが通常よく利用される。サンプルタイミングの例と
して図１Ｂに示すとおり最大値からＴ／４ずれた場合を
考えると、加算器Ｓ1の出力は図１Ｃに示すとおりとな
る。これをＴ／２遅延した図１Ｄの波形と加算すると図
１Ｅが得られ、図２Ｂと同じ相関出力ｙ(t) となる。
【０００９】
【発明の効果】本発明はダブルサンプリングのデジタル
マッチドフィルタにおいて、その相関出力をＴ／２（Ｐ
Ｎ符号の１／２ビット幅）遅延して現在の相関出力と加
算する構成を設けることによりシフトレジスタから取り
出すタップを１ビット間隔Ｔでとることができ、乗算器
Ｍi の個数及び加算器Ｓ1 の入力数を１／２に減少させ
ることかできる。このためデジタルマッチドフィルタを
ＩＣ化する場合、同じ機能をより小さい規模で実現でき
る。
マッチドフィルタにおいて、その相関出力をＴ／２（Ｐ
Ｎ符号の１／２ビット幅）遅延して現在の相関出力と加
算する構成を設けることによりシフトレジスタから取り
出すタップを１ビット間隔Ｔでとることができ、乗算器
Ｍi の個数及び加算器Ｓ1 の入力数を１／２に減少させ
ることかできる。このためデジタルマッチドフィルタを
ＩＣ化する場合、同じ機能をより小さい規模で実現でき
る。
【図１】Ａはこの発明の実施例を示すブロック図、Ｂは
Ａの入力信号ｘ(t) の波形図、ＣはＡの加算器Ｓ1 出力
の波形図、ＤはＡの遅延回路Ｄ出力の波形図、ＥはＡの
出力信号ｙ(t) の波形図。
Ａの入力信号ｘ(t) の波形図、ＣはＡの加算器Ｓ1 出力
の波形図、ＤはＡの遅延回路Ｄ出力の波形図、ＥはＡの
出力信号ｙ(t) の波形図。
【図２】Ａは従来のデジタルマッチドフィルタのブロッ
ク図、ＢはＡの出力信号ｙ(t) の波形図。
ク図、ＢはＡの出力信号ｙ(t) の波形図。
Claims (1)
- 【請求項１】 ＰＮ（擬似ランダム雑音性）符号が入力
され、受信側参照用ＰＮ符号ａ1 ，ａ2 ，……ａm が与
えられるタブルサンプリング方式のデジタルマッチドフ
ィルタにおいて、 １段当たりの遅延時間が前記ＰＮ符号の１ビット幅Ｔに
等しいｍ（前記受信側参照用ＰＮ符号のビット数）段の
シフトレジスタと、 そのシフトレジスタの第１〜第ｍ段の各出力側より導出
されるタップにそれぞれ接続され、それらタップ出力を
前記受信側参照用ＰＮ符号ａ1 ，ａ2 ，……またはａm
にそれぞれ乗算する第１乃至第ｍ乗算器と、 それら第１乃至第ｍ乗算器の出力の総和を求める第１加
算器と、 その第１加算器の出力をＴ／２（Ｔは前記ＰＮ符号のビ
ット幅）遅延させる遅延回路と、 その遅延回路の出力及び前記第１加算器の出力を加算し
てフィルタ出力を得る第２加算器とより成る、 デジタルマッチドフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244823A JPH0697775A (ja) | 1992-09-14 | 1992-09-14 | デジタルマッチドフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244823A JPH0697775A (ja) | 1992-09-14 | 1992-09-14 | デジタルマッチドフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697775A true JPH0697775A (ja) | 1994-04-08 |
Family
ID=17124489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244823A Withdrawn JPH0697775A (ja) | 1992-09-14 | 1992-09-14 | デジタルマッチドフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697775A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0927797A (ja) * | 1995-03-07 | 1997-01-28 | Ind Technol Res Inst | スペクトラム拡散通信システムに使用する差分信号検出整合フィルタ |
| US6396870B1 (en) | 1998-01-14 | 2002-05-28 | Nec Corporation | Matched filter simultaneously operating for two different type codes |
| US6590947B2 (en) | 1997-09-30 | 2003-07-08 | Matsushita Electric Industrial Co., Ltd. | Correlation detecting method and matched filter unit |
-
1992
- 1992-09-14 JP JP4244823A patent/JPH0697775A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0927797A (ja) * | 1995-03-07 | 1997-01-28 | Ind Technol Res Inst | スペクトラム拡散通信システムに使用する差分信号検出整合フィルタ |
| US6590947B2 (en) | 1997-09-30 | 2003-07-08 | Matsushita Electric Industrial Co., Ltd. | Correlation detecting method and matched filter unit |
| US6396870B1 (en) | 1998-01-14 | 2002-05-28 | Nec Corporation | Matched filter simultaneously operating for two different type codes |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |