JPH0697789A - 移相回路 - Google Patents
移相回路Info
- Publication number
- JPH0697789A JPH0697789A JP5076921A JP7692193A JPH0697789A JP H0697789 A JPH0697789 A JP H0697789A JP 5076921 A JP5076921 A JP 5076921A JP 7692193 A JP7692193 A JP 7692193A JP H0697789 A JPH0697789 A JP H0697789A
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- JP
- Japan
- Prior art keywords
- clock pulse
- pulse
- reference clock
- circuit
- output
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- Pending
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- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 デジタル信号処理回路において、クロックパ
ルスの位相制御を確実に行ない得る移相回路を提供す
る。 【構成】 基準クロックパルスＣＫinは第１の積分回路
２１により積分され、その積分出力Ｖ1 が基準電位Ｖc
を越えると、コンパレータ２４からパルス信号Ｖ3 とし
て出力される。基準電位Ｖc を「０〜Ｖcc」の範囲で可
変設定すると、パルス信号Ｖ3 を「０°〜１８０°」の
範囲で遅延できる。一方、コンパレータ２５は、基準ク
ロックパルスＣＫinがインバータ２３及び第２の積分回
路２２を介して与えられ、基準電位Ｖc に応じて遅延さ
せたパルス信号Ｖ4 を出力する。上記パルス信号Ｖ3 ，
Ｖ4 は、フリップフロップ２６，２７により２分周さ
れ、ＥＸオア回路２８を介してクロックパルスＣＫout
として取り出される。このクロックパルスＣＫout は、
略「０°〜１８０°」の範囲に亘って可変できる。
ルスの位相制御を確実に行ない得る移相回路を提供す
る。 【構成】 基準クロックパルスＣＫinは第１の積分回路
２１により積分され、その積分出力Ｖ1 が基準電位Ｖc
を越えると、コンパレータ２４からパルス信号Ｖ3 とし
て出力される。基準電位Ｖc を「０〜Ｖcc」の範囲で可
変設定すると、パルス信号Ｖ3 を「０°〜１８０°」の
範囲で遅延できる。一方、コンパレータ２５は、基準ク
ロックパルスＣＫinがインバータ２３及び第２の積分回
路２２を介して与えられ、基準電位Ｖc に応じて遅延さ
せたパルス信号Ｖ4 を出力する。上記パルス信号Ｖ3 ，
Ｖ4 は、フリップフロップ２６，２７により２分周さ
れ、ＥＸオア回路２８を介してクロックパルスＣＫout
として取り出される。このクロックパルスＣＫout は、
略「０°〜１８０°」の範囲に亘って可変できる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルカラーテレビ
等のデジタル回路における移相回路に関する。
等のデジタル回路における移相回路に関する。
【０００２】
【従来の技術】従来、カラーテレビ受像機における色相
制御は、クロミナンス信号を復調器に供給する前にカラ
ー発振信号とクロミナンス信号との間の位相を変えるこ
とにより行なっている。この位相制御の方法としては、
可変キャパシタンス素子、可変インダクタンス素子、可
変抵抗等を用いたものや、電流分配回路を用いたものが
従来から考えられている。この電流分配回路を用いて位
相を制御するものとしては例えば特公昭５２−２９１２
９号公報に示される移相回路が一般に知られている。
制御は、クロミナンス信号を復調器に供給する前にカラ
ー発振信号とクロミナンス信号との間の位相を変えるこ
とにより行なっている。この位相制御の方法としては、
可変キャパシタンス素子、可変インダクタンス素子、可
変抵抗等を用いたものや、電流分配回路を用いたものが
従来から考えられている。この電流分配回路を用いて位
相を制御するものとしては例えば特公昭５２−２９１２
９号公報に示される移相回路が一般に知られている。
【０００３】
【発明が解決しようとする課題】しかし、上記従来の位
相制御方法は、何れもアナログ信号処理に適したもので
あり、デジタル信号を処理する回路に対しては実現が困
難な方法である。
相制御方法は、何れもアナログ信号処理に適したもので
あり、デジタル信号を処理する回路に対しては実現が困
難な方法である。
【０００４】本発明は上記実情に鑑みて成されたもの
で、デジタル信号処理回路において、クロックパルスの
位相制御を確実に行ない得る移相回路を提供することを
目的とする。
で、デジタル信号処理回路において、クロックパルスの
位相制御を確実に行ない得る移相回路を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明は、基準クロック
パルスを直接及び反転して積分し、その各積分出力と任
意に可変設定される基準電位とをコンパレータにより比
較してその比較結果に応じて遅延したパルス信号を取り
出し、更にこのパルス信号をそれぞれ２分周した後、論
理合成して上記基準クロックパルスと同じデューティの
クロックパルスを得るように構成したものである。
パルスを直接及び反転して積分し、その各積分出力と任
意に可変設定される基準電位とをコンパレータにより比
較してその比較結果に応じて遅延したパルス信号を取り
出し、更にこのパルス信号をそれぞれ２分周した後、論
理合成して上記基準クロックパルスと同じデューティの
クロックパルスを得るように構成したものである。
【０００６】
【作用】上記の構成において、コンパレータに与える基
準電位を可変すると、それに応じてコンパレータから出
力されるパルス信号の位相が変化する。従って、論理合
成により得られるクロックパルスは、基準クロックパル
スと同じデューティで、且つ、上記基準電位に応じて位
相が可変設定される。
準電位を可変すると、それに応じてコンパレータから出
力されるパルス信号の位相が変化する。従って、論理合
成により得られるクロックパルスは、基準クロックパル
スと同じデューティで、且つ、上記基準電位に応じて位
相が可変設定される。
【０００７】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明の一実施例による移相回路の構
成を示す図である。同図において２１は抵抗Ｒ1 及びコ
ンデンサＣ1 からなる第１の積分回路、２２は抵抗Ｒ2
及びコンデンサＣ2 からなる第２の積分回路で、第１の
積分回路２１には基準クロックパルスＣＫinが直接入力
され、第２の積分回路２２には基準クロックＣＫinがイ
ンバータ２３を介して入力される。
明する。図１は、本発明の一実施例による移相回路の構
成を示す図である。同図において２１は抵抗Ｒ1 及びコ
ンデンサＣ1 からなる第１の積分回路、２２は抵抗Ｒ2
及びコンデンサＣ2 からなる第２の積分回路で、第１の
積分回路２１には基準クロックパルスＣＫinが直接入力
され、第２の積分回路２２には基準クロックＣＫinがイ
ンバータ２３を介して入力される。
【０００８】上記基準クロックパルスＣＫinは、Ｖcc電
位（ハイレベル）と接地電位（ローレベル）の振幅レベ
ルを有するとデューティ１／２のクロックパルスであ
る。そして、上記第１の積分回路２１の積分出力Ｖ1 は
コンパレータ２４の＋端子に入力され、第２の積分回路
２２の積分出力Ｖ2 はコンパレータ２５の＋端端子に入
力される。また、上記コンパレータ２４，２５の−端子
には、基準電位Ｖc が位相調整信号として与えられる。
この基準電位はＶc は、例えば色相調整ボリウムの操作
によりそのＶcc電位と接地電位との間で可変調整され
る。
位（ハイレベル）と接地電位（ローレベル）の振幅レベ
ルを有するとデューティ１／２のクロックパルスであ
る。そして、上記第１の積分回路２１の積分出力Ｖ1 は
コンパレータ２４の＋端子に入力され、第２の積分回路
２２の積分出力Ｖ2 はコンパレータ２５の＋端端子に入
力される。また、上記コンパレータ２４，２５の−端子
には、基準電位Ｖc が位相調整信号として与えられる。
この基準電位はＶc は、例えば色相調整ボリウムの操作
によりそのＶcc電位と接地電位との間で可変調整され
る。
【０００９】上記コンパレータ２４，２５は、積分回路
２１，２２の積分出力Ｖ1 ，Ｖ2 と基準電位Ｖc とを比
較し、基準電位Ｖc のレベルに応じて入力信号の位相を
遅延して出力する。このコンパレータ２４，２５の比較
出力Ｖ3 ，Ｖ4 は、Ｄ型フリップフロップ２６，２７の
クロック端子ＣＫに入力される。また、このフリップフ
ロップ２６，２７の入力端子Ｄには、それぞれ自己のＱ
側出力信号が入力され、そのＱ側出力信号Ｖ5 ，Ｖ6 が
イクスクルーシブオア回路（以下ＥＸオア回路と略称す
る）２８を介してクロックパルスＣＫout として取り出
される。次に上記実施例の動作を図２のタイミングチャ
ートを参照して説明する。
２１，２２の積分出力Ｖ1 ，Ｖ2 と基準電位Ｖc とを比
較し、基準電位Ｖc のレベルに応じて入力信号の位相を
遅延して出力する。このコンパレータ２４，２５の比較
出力Ｖ3 ，Ｖ4 は、Ｄ型フリップフロップ２６，２７の
クロック端子ＣＫに入力される。また、このフリップフ
ロップ２６，２７の入力端子Ｄには、それぞれ自己のＱ
側出力信号が入力され、そのＱ側出力信号Ｖ5 ，Ｖ6 が
イクスクルーシブオア回路（以下ＥＸオア回路と略称す
る）２８を介してクロックパルスＣＫout として取り出
される。次に上記実施例の動作を図２のタイミングチャ
ートを参照して説明する。
【００１０】コンパレータ２４は、基準クロックパルス
ＣＫinの立ち上がりを遅延させたパルスＶ3 を発生させ
る。すなわち、基準クロックパルスＣＫinは、ローレベ
ルから立ち上がると第１の積分回路２１により積分さ
れ、その積分出力Ｖ1 がコンパレータ２４に入力され
る。そして、この積分出力Ｖ1 が図２に示すようにＰ1
点において基準電位Ｖc を越えると、コンパレータ２４
からパルス信号Ｖ3 が出力される。そして、その後、基
準クロックパルスＣＫinが立ち下がり、それに伴って第
１の積分回路２１の出力信号Ｖ1 のレベルがＰ2 点にお
いて基準電位Ｖc より低下すると、上記パルス信号Ｖ3
がローレベルに立ち下がる。従って、パルス信号Ｖ3 は
Ｐ1 −Ｐ2 間の時間幅に一致したパルス幅となる。
ＣＫinの立ち上がりを遅延させたパルスＶ3 を発生させ
る。すなわち、基準クロックパルスＣＫinは、ローレベ
ルから立ち上がると第１の積分回路２１により積分さ
れ、その積分出力Ｖ1 がコンパレータ２４に入力され
る。そして、この積分出力Ｖ1 が図２に示すようにＰ1
点において基準電位Ｖc を越えると、コンパレータ２４
からパルス信号Ｖ3 が出力される。そして、その後、基
準クロックパルスＣＫinが立ち下がり、それに伴って第
１の積分回路２１の出力信号Ｖ1 のレベルがＰ2 点にお
いて基準電位Ｖc より低下すると、上記パルス信号Ｖ3
がローレベルに立ち下がる。従って、パルス信号Ｖ3 は
Ｐ1 −Ｐ2 間の時間幅に一致したパルス幅となる。
【００１１】上記パルス信号Ｖ3 の立ち上がりのタイミ
ングは、基準電位Ｖc が「Ｖc ＝０」の時は基準電位Ｖ
c の立ち上がりに一致し、「Ｖc ＝Ｖcc」の時は基準ク
ロックパルスＣＫinより１８０°遅れたものとなる。従
って、基準電位Ｖc を「０〜Ｖcc」の範囲で可変設定す
ることにより、コンパレータ２４から出力されるパルス
信号Ｖ3 を基準クロックパルスＣＫinに対して「０°〜
１８０°」の範囲で任意に遅延させることが可能とな
る。すなわち、パルス信号Ｖ3 は、基準電位Ｖcが高く
なれば基準クロックパルスＣＫinより遅れ、基準電位Ｖ
c が低くなれば基準クロックパルスＣＫinのタイミング
に近くなる。
ングは、基準電位Ｖc が「Ｖc ＝０」の時は基準電位Ｖ
c の立ち上がりに一致し、「Ｖc ＝Ｖcc」の時は基準ク
ロックパルスＣＫinより１８０°遅れたものとなる。従
って、基準電位Ｖc を「０〜Ｖcc」の範囲で可変設定す
ることにより、コンパレータ２４から出力されるパルス
信号Ｖ3 を基準クロックパルスＣＫinに対して「０°〜
１８０°」の範囲で任意に遅延させることが可能とな
る。すなわち、パルス信号Ｖ3 は、基準電位Ｖcが高く
なれば基準クロックパルスＣＫinより遅れ、基準電位Ｖ
c が低くなれば基準クロックパルスＣＫinのタイミング
に近くなる。
【００１２】一方、コンパレータ２５は、基準クロック
パルスＣＫinがインバータ２３により反転された後、第
２の積分回路２２を介して与えられるので、上記コンパ
レータ２４の場合と同様に、基準電位Ｖc に応じて基準
クロックパルスＣＫinの立ち下がりを遅延させたパルス
信号Ｖ4 を出力する。このパルス信号Ｖ4 は、第２の積
分回路２２の出力信号Ｖ2 と基準電位Ｖc との交点Ｐ3
とＰ4 との間の時間幅に一致したパルス幅となる。ま
た、上記コンパレータ２４，２５には、同じ基準電位Ｖ
c が与えられているので、コンパレータ２４から出力さ
れるパルス信号Ｖ3 とコンパレータ２５から出力される
パルス信号Ｖ4 は遅延量が一致する。
パルスＣＫinがインバータ２３により反転された後、第
２の積分回路２２を介して与えられるので、上記コンパ
レータ２４の場合と同様に、基準電位Ｖc に応じて基準
クロックパルスＣＫinの立ち下がりを遅延させたパルス
信号Ｖ4 を出力する。このパルス信号Ｖ4 は、第２の積
分回路２２の出力信号Ｖ2 と基準電位Ｖc との交点Ｐ3
とＰ4 との間の時間幅に一致したパルス幅となる。ま
た、上記コンパレータ２４，２５には、同じ基準電位Ｖ
c が与えられているので、コンパレータ２４から出力さ
れるパルス信号Ｖ3 とコンパレータ２５から出力される
パルス信号Ｖ4 は遅延量が一致する。
【００１３】そして、上記コンパレータ２４，２５から
出力されるパルス信号Ｖ3 ，Ｖ4 は、それぞれフリップ
フロップ２６，２７により２分周され、その後、ＥＸオ
ア回路２８を介してクロックパルスＣＫout として取り
出される。このＥＸオア回路２８から取り出されるクロ
ックパルスＣＫout は、基準クロックパルスＣＫinのデ
ューティを変えることなく遅延させたものに等しく、略
「０°〜１８０°」の範囲に亘って可変することができ
る。なお、本発明は、デジタルカラーテレビの色相調整
だけでなく、デジタル回路一般においてクロックパルス
の位相調整回路として使用し得ものである。
出力されるパルス信号Ｖ3 ，Ｖ4 は、それぞれフリップ
フロップ２６，２７により２分周され、その後、ＥＸオ
ア回路２８を介してクロックパルスＣＫout として取り
出される。このＥＸオア回路２８から取り出されるクロ
ックパルスＣＫout は、基準クロックパルスＣＫinのデ
ューティを変えることなく遅延させたものに等しく、略
「０°〜１８０°」の範囲に亘って可変することができ
る。なお、本発明は、デジタルカラーテレビの色相調整
だけでなく、デジタル回路一般においてクロックパルス
の位相調整回路として使用し得ものである。
【００１４】
【発明の効果】以上詳記したように本発明によれば、基
準クロックパルスを直接及び反転して積分し、その各積
分出力と任意に可変設定される基準電位とをコンパレー
タにより比較してその比較結果に応じて遅延したパルス
信号を取り出し、更にこのパルス信号をそれぞれ２分周
した後、論理合成して上記基準クロックパルスと同じデ
ューティのクロックパルスを得るように構成したので、
クロックパルスの位相制御をデジタル的に行なうことが
でき、ＬＳＩ等で実現することができる。
準クロックパルスを直接及び反転して積分し、その各積
分出力と任意に可変設定される基準電位とをコンパレー
タにより比較してその比較結果に応じて遅延したパルス
信号を取り出し、更にこのパルス信号をそれぞれ２分周
した後、論理合成して上記基準クロックパルスと同じデ
ューティのクロックパルスを得るように構成したので、
クロックパルスの位相制御をデジタル的に行なうことが
でき、ＬＳＩ等で実現することができる。
【図１】本発明の一実施例による移相回路の構成を示す
図。
図。
【図２】同実施例の動作を説明するためのタイミングチ
ャート。
ャート。
２１，２２ 積分回路 ２３ インバータ ２４，２５ コンパレータ ２６，２７ フリップフロップ ２８ イクスクルーシブオア回路（ＥＸオア回路）
Claims (1)
- 【請求項１】 基準クロックパルスを入力するパルス入
力手段と、 この入力手段により入力された基準クロックパルスを積
分する第１の積分手段と、 上記基準クロックパルスを反転する反転手段と、 この反転手段により反転された基準クロックパルスを積
分する第２の積分手段と、 上記第１及び第２の積分手段から出力される信号と任意
に可変設定される基準電位とを比較し、その比較結果に
応じて遅延したパルス信号を出力する一対のコンパレー
タと、 上記各コンパレータから出力されるパルス信号をそれぞ
れ２分周する分周手段と、 この分周手段により２分周されたパルス信号を合成して
上記基準クロックパルスと同じデューティのクロックパ
ルスを出力する論理回路とを具備してなることを特徴と
する移相回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076921A JPH0697789A (ja) | 1993-04-02 | 1993-04-02 | 移相回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076921A JPH0697789A (ja) | 1993-04-02 | 1993-04-02 | 移相回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697789A true JPH0697789A (ja) | 1994-04-08 |
Family
ID=13619177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5076921A Pending JPH0697789A (ja) | 1993-04-02 | 1993-04-02 | 移相回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697789A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
| US6259274B1 (en) | 1998-10-05 | 2001-07-10 | Nec Corporation | Clock signal generator |
| JP2006067414A (ja) * | 2004-08-30 | 2006-03-09 | Kawasaki Microelectronics Kk | パルス幅補正回路 |
| US8797076B2 (en) | 2012-06-07 | 2014-08-05 | Fujitsu Limited | Duty ratio correction circuit, double-edged device, and method of correcting duty ratio |
| CN109302177A (zh) * | 2018-11-27 | 2019-02-01 | 国网上海市电力公司 | 一种基于二倍频二分频的数字反馈式精密方波移相器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325482A (en) * | 1976-08-20 | 1978-03-09 | Sumitomo Metal Ind | Method of measuring distribution of temperature in steel plate |
| JPS6043917A (ja) * | 1983-08-22 | 1985-03-08 | Fujitsu Ltd | クロツク位相調整回路 |
-
1993
- 1993-04-02 JP JP5076921A patent/JPH0697789A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325482A (en) * | 1976-08-20 | 1978-03-09 | Sumitomo Metal Ind | Method of measuring distribution of temperature in steel plate |
| JPS6043917A (ja) * | 1983-08-22 | 1985-03-08 | Fujitsu Ltd | クロツク位相調整回路 |
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| US8797076B2 (en) | 2012-06-07 | 2014-08-05 | Fujitsu Limited | Duty ratio correction circuit, double-edged device, and method of correcting duty ratio |
| CN109302177A (zh) * | 2018-11-27 | 2019-02-01 | 国网上海市电力公司 | 一种基于二倍频二分频的数字反馈式精密方波移相器 |
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