JPH0697812A - プッシュプルカスコード論理 - Google Patents

プッシュプルカスコード論理

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JPH0697812A
JPH0697812A JP2418596A JP41859690A JPH0697812A JP H0697812 A JPH0697812 A JP H0697812A JP 2418596 A JP2418596 A JP 2418596A JP 41859690 A JP41859690 A JP 41859690A JP H0697812 A JPH0697812 A JP H0697812A
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transistors
circuit
coupled
logic
voltage supply
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JP2418596A
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Bruce A Gieseke
エイ ギーセック ブルース
Robert A Conrad
エイ コンラード ロバート
James J Montanaro
ジェイ モンタナロ ジェイムズ
Daniel W Dobberpuhl
ダブリュー ドーバープール ダニエル
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Digital Equipment Corp
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Digital Equipment Corp
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
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    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 クロス結合されたチェンネル出力トランジス
タの組を使用することによって、高速で電力消費が少な
い回路を作る。 【構成】 本発明の論理回路は、第１及び第２トランジ
スタと、結合論理ネットワークを備える。前記第１及び
第２トランジスタの各々は、ソースドレインパス及びゲ
ートを有している。それらのソースドレインパスの一端
は電圧供給の１つの端子に結合されており、もう一端は
第１及び第２出力ノードに別々に結合されている。前記
ゲートは前記第１及び第２出力ノードにクロス結合され
ている。また前記結合論理ネットワークは、前記ネット
ワークへの論理入力の値により、出力ノードの一方を前
記電圧供給の前記１つの端子に、もう一方を前記電圧供
給の他の端子に結合したり、またその逆に結合するよう
なスイッチ手段を有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は論理回路、更に言えば集
積回路デバイスに用いられる型のカスコード論理回路に
関する。
【０００２】
【従来の技術】カスコード電圧スイッチ論理回路は、Ｈ
ｅｌｌｅｒ等による、１９８４年２月２２日のＩＳＳＣ
Ｃ８４のｐ．１６、あるいは、１９８９年５月２３日に
公開された米国特許第４，８３３，３４７号のＲｏｂｅ
ｒｔ Ｌ．Ｒａｂｅによる「Ｃｈａａｇｅ Ｄｉｓｔｒ
ｉｂｕｔｉｏｎ Ｒｅｓｉｓｔａｎｔ Ｌｏｇｉｃ Ｃ
ｉｒｃｕｉｔｓ Ｕｔｉｌｉｚｉｎｇ Ｔｒｕｅ ａｎ
ｄ Ｃｏｍｐｌｅｍｅｎｔ Ｉｎｐｕｔ Ｃｏｎｔｒｏ
ｌ Ｃｉｒｃｕｉｔｓ 」に述べられている。これら
は、ラッチをセットした後に直流がなく、それらの入力
のロードは低容量性である、というような特徴を有する
差動ＣＭＯＳ論理装置である。この論理の型は、必要な
デバイス数を減少させ、そうして回路の遅延を減少させ
る。しかしながら、その性能はラッチのセット時間によ
って限定されてしまう、ということが分かっている。特
に従来のカスコード電圧スイッチ論理回路において、出
力ノードの一方の電圧は、もう一方の出力ノード（及び
入力結合ネットワークの関連部分）上の電圧がハイに変
化する前に差動増幅器の反対側の脚のプルアップがター
ンオンした場合には、降下しなくてはならない。第２
に、従来のカスコード電圧スイッチ論理回路では、全て
の正電荷が差動増幅器トランジスタ（２つのプルアップ
トランジスタ、大抵はＰチャネルである）によって供給
されなければならなかった。
【０００３】本発明の特徴は、従来のＣＭＯＳ論理及び
処理に矛盾しない回路を与えることであり、性能の点で
最高であるようなところで使用され得る。特に、高速で
しかも電力消費が小さいという特徴が、本発明の回路の
重要な点である。更に、デバイスを減少させ、それによ
り集積回路のエリアを減少させることも本発明の目的で
ある。
【０００４】
【発明の概要】本発明の１実施例によれば、カスコード
論理回路には、クロス結合されたＰチャンネル出力トラ
ンジスタの組によってプルアップされる差動出力ノード
の組が与えられている。出力ノードは、差動入力を受け
るＮチャンネル結合ネットワークの出力に結合されてお
り、出力ノードの一方を正電力、もう一方をグランドに
接続するよう機能し、差動入力によってプッシュプル効
果を与える。出力ノードは、結合ネットワークの差動出
力に別々のＮチャンネルトランジスタのソースドレイン
パスによって結合されることが出来、これらのトランジ
スタのゲートは、それらの出力ノードを結合ネットワー
クから容量的に絶縁するため、正電力供給に結合されお
り、また、ダイナミックラッチ機能を与えるようクロッ
クされることも出来る。それらの出力ノードをグランド
に結合しているクロス結合Ｎチャンネルトランジスタを
付加し、そうしてその出力のローサイドを浮動させすに
抑えることにより、完全にスタティックなラッチが与え
られる。トランジスタの導電型は、他の実施例において
逆にすることも出来る。この時は、差動増幅器はＮチャ
ンネルであり、残りのトランジスタ（つまり、論理及び
ラッチ機能、そして任意の絶縁機能のために用いられた
トランジスタ）はＰチャンネルであろう。
【０００５】
【実施例】図１を参照すれば、本発明の１実施例による
プッシュプルカスコード論理回路が示されている。Ｐチ
ャンネルトランジスタの組１０、１１は、相対的に正で
ある電圧供給Ｖｄｄに結合されたドレイン、出力ノード
１２、１３に結合されたソースを有している。トランジ
スタ１０及び１１のゲート１４、１５はクロス結合され
ており、出力ノード１２及び１３に結合されている。ク
ロス結合Ｐチャンネルトランジスタ１０、１１は、論理
ネットワークからの出力信号の論理レベルを感知し、増
幅し、そして記憶するような差動増幅を形成する。出力
ノード１２及び１３は、Ｎチャンネルトランジスタ１６
及び１７（これらのトランジスタは任意のものであり、
その結合は直列であろう）の組のソース・ドレインパス
を通じて、結合マップネットワークからの論理電圧を受
けているノード１８及び１９の組に結合されている。こ
のネットワーク２０は、Ｎチャンネルトランジスタ（図
１あるいは２の実施例）から作られており、入力２１を
受け、そして、ノード１８あるいは１９のうちの一方を
正Ｖｄｄ端子２２に結合しそして入力ノード１８あるい
は１９の残りの一方をグランドあるいは電力供給のＶ
ｓｓ端子２３に結合するような、どんな論理結合にも出
来るであろう。結合論理ネットワーク２０は、図１のス
イッチの組２４及び２５によって現される。論理入力２
１に因り、ノード１８がＶｄｄに結合されそしてノード
１９がＶｓｓに結合されたり、あるいはその逆に結合さ
れたりするが、他の結合は不可能である。つまり、ノー
ド１８及び１９の両方をＶｄｄに結合したり、あるいは
それら両方をＶｓｓに結合したり、あるいはどちらも高
インピーダンス状態においたりすることは出来ない。
【０００６】Ｐチャンネルトランジスタ１０、１１の機
能は、（１）ネットワーク２０（及び任意のトランジス
タ１６及び１７）によってＶｄｄ端子２２に結合されて
いる出力ノード１２あるいは１３の立ち上がり時間を減
少させ、（２）Ｖｄｄに結合されている出力ノード１２
あるいは１３のため、その信号を全範囲に渡ってＶｄｄ
にプルアップすることである。この立ち上がり時間はそ
れと異なり、Ｎチャンネルトランジスタが貧弱なプルア
ップデバイスを作るため、遅いものであろう。Ｎチャン
ネルだけを使用した場合は、Ｖｄｄに結合された出力ノ
ード１２あるいは１３は、Ｖｄｄ〜Ｖｔｎにプルアップ
されるだけであろう。ここでＶｔｎはボディイイフェク
トされている（つまり、Ｖｔｎは、トランジスタのドレ
イン上でその電圧により影響されているという事であ
る）。このように、Ｐチャンネルトランジスタ１０及び
１１は、その信号を早い立ち上がり時間で、全範囲に渡
ってＶｄｄにプルアップし、有効な「１」論理レベルの
回復を与える。
【０００７】トランジスタ１６及び１７は、ノード１８
及び１９のキャパシタンスからの出力ノード１２及び１
３を、抵抗的に絶縁する。これらのトランジスタ１６及
び１７は、任意のものであり、論理ネットワークによっ
て現された容量性ロードによって使用される。トランジ
スタ１０及び１１は、出力ノード１２あるいは１３のう
ちの１つをＶｄｄ〜ＶｔｎからＶｄｄにプルするために
必要な電荷を供給しなければならず、更に、トランジス
タ１６及び１７を絶縁することで、出力ノード１２及び
１３のキャパシタンスが、ノード１８及び１９のキャパ
シタンスや、論理ネットワーク２０内のキャパシタンス
に比較して小さい場合に、回路動作を高速にしてくれ
る。トランジスタ１６及び１７は、トランジスタ１６及
び１７が３極管からカットオフ領域に進んだ時は、マッ
プネットワーク２０のどのような大きな容量性ノードか
らも、その出力ノード１２及び１３を効果的にシールド
する。これらのトランジスタ１６及び１７はＶｄｄに繋
がれたゲートを有しており、そうして、Ｖｓｓに結合さ
れた出力ノード１２あるいは１３のため、それらのトラ
ンジスタ１６あるいは１７はとても小さな抵抗を提供
し、そしてＶｄｄに結合された出力ノード１２あるいは
１３のため、それらのトランジスタ１６あるいは１７は
その出力ノードがＶｄｄ〜Ｖｔｎを過ぎた時は、高い抵
抗を与えるであろう。
【０００８】他の実施例において、Ｎチャンネルトラン
ジスタ１６及び１７のゲートは、クロック電圧に接続さ
れており、そうしてＮチャンネルトランジスタ１６及び
１７のＰチャンネルトランジスタ１０及び１１との結合
は、上記したように容量性の絶縁を与えている間はダイ
ナミックラッチを与える。
【０００９】図２を参照すれば、本発明の他の実施例が
示されている。図２においてその結合論理ネットワーク
２０は、高速パリティ発生及びチュックのために使用さ
れる８ビットパリティゲートである。図２の回路中の入
力２１（一般に図１に示されている）は、入力信号ＩＮ
０からＩＮ７
【００１０】
【外１】
【００１１】の８つの真及び補数の組を含む。４つのト
ランジスタ結合２５は、チェイン（各々が、入力信号の
真及び補数の組である）内の各ビット位置に関連してお
り、ライン２６及び２７上のそれぞれの入力信号
【００１２】
【外２】
【００１３】と、ライン２８及び２９上の前段階からの
信号との、ＸＯＲ及びＸＮＯＲ（つまり排他ＯＲ、排他
ＮＯＲ）を発生する。結合２５の１つ１つそれぞれの中
の４つのＮチャンネルトランジスタ３０、３１、３２及
び３３は、入力ライン２８及び２９と、出力ライン３４
及び３５との間に結合されたソースドレインパス、及び
図示したようにそれぞれの入力ライン２６及び２７に結
合されたゲートを有している。第１段階
【００１４】
【外３】
【００１５】は勿論、前段階のノード３４帯び３５の代
わりに、Ｖｄｄ及びＶｓｓに結合された入力２８及び２
９を有している。回路２５の所定の１つのため、その入
力ライン２６がハイの時（その入力ラインの補数はロ
ー）、トランジスタ３０及び３２はＯＮ、トランジスタ
３１及び３３はＯＦＦ に保持され、前段階からの入力
ライン２８がＶｄｄ〜Ｖｔｎ（そしてもう一方の入力ラ
イン２９がＶｓｓ）である場合には、出力３４はＶｄｄ
〜Ｖｔｎ、出力３５はＶｓｓであり、また、その逆に、
入力ライン２９がＶｄｄ〜Ｖｔｎ（そしてもう一方の入
力ライン２８がＶｓｓ）の場合には、出力３４は
Ｖｓｓ、出力３５はＶｄｄ〜Ｖｔｎである。入力ライン
２６がロー、そして入力ライン２７がハイの時、トラン
ジスタ３１及び３３はＯＮ、トランジスタ３０及び３２
はＯＦＦであり、したがってライン２８は出力ライン３
５に結合され、入力ライン２９は出力ライン３４に結合
される。このように、各回路２５のため、トランジスタ
３０及び３３はＶｄｄ〜ＶｔｎあるいはＶｓｓレベルの
いづれかを出力ノード３４に向かって進み、トランジス
タ３１及び３２はＶｓｓあるいはＶｄｄ〜Ｖｔｎレベル
のいづれかを出力ノード３５に向かって進む（ノード３
４及び３５常に補数である）。ハイ及びロー信号は、結
合段階２５に沿って、左から右へ、それらがそれらのノ
ード１８及び１９に到達するまで伝播する。ここでトラ
ンジスタ１６及び１７は、トランジスタ１０及び１１か
ら成るＰチャンネル差動増幅器とマップネットワーク２
０の最終段階２５との間を絶縁し、及び／あるいは、も
しクロックΦがトランジスタ１６及び１７のゲートにお
いて使用された場合にラッチ機能を与えるため、任意に
与えられるものである。
【００１６】図２の回路は、従来のカスコード電圧スイ
ッチ論理に比較して、スピードが早い。なぜなら、立ち
上がりつつある出力ノード１８あるいは１９及びマップ
ネットワーク２０の関連部分における電圧が、クロス結
合Ｐチャンネルプルアップ１０あるいは１１が現れる前
に、よりハイになるよう動き始めるためである。従来の
回路においては、立ち上がりつつある出力ノード及びマ
ップネットワークの関連部分における電圧がハイに変化
する前に、反対側の脚のプルアップがターンオンする
と、立ち下がりつつある出力ノードにおける電圧は降下
しなければならなかった。第２に、従来のゲートにおい
ては、全ての正電荷は、差動増幅器トランジスタ１０及
び１１により与えられなければならなかった。本発明の
回路では、殆どの電荷が、マップネットワーク２０を通
じて結合されたＶｄｄ供給から、直接与えられる。ある
人は、従来のゲートを高速にするため、Ｐチャンネルト
ランジスタ１０及び１１のサイズを増加させ、より電流
を与えるかもしれない。しかしながら、Ｐチャンネルト
ランジスタ１０及び１１はネットワークのＮチャンネル
トランジスタと対照して与えられているので、Ｎチャン
ネルトランジスタはそのサイズは増加させられなけばな
らず、そうして荷電されなければならないキャパシタン
スは増加する。本発明の回路の付加的な利点は、入力の
スイッチング過度電流（ｓｗｉｔｃｈｉｎｇ ｔｒａｎ
ｓｉｅｎｔ）の間、チェインのノード３４とノード３５
との間で、チャージスプリッティング（ｃｈａｇｅ−ｓ
ｐｌｉｔｔｉｎｇ）しているということである。これ
は、スピード性能を改善するのに有用である。なぜな
ら、いくつかの電荷は再分配され、電力供給から供給さ
れる必要がないからである。
【００１７】もしクロックΦが、図１あるいは図２の回
路のトランジスタ１６及び１７のゲートにおいて、電圧
Ｖｄｄの代わりに使用された場合には、ラッチが与えら
れる。このクロック信号Φは標準ゲートをラッチへ変換
する。もしクロス結合Ｐチャンネルトランジスタ１０及
び１１だけが存在する場合、そのラッチは完全にスタテ
ィックではない。なぜなら、論理“０“レベルでのノー
ド１２あるいは１３の出力は、そのラッチが閉じられて
いる時は浮動状態だからである。それらのゲート上にク
ロックΦを有するトランジスタ１６は、トランジスタ１
０及び１１を、出力ノード１２あるいは１３からではな
く、入力ノード１８及び１９から絶縁する。図３に示し
たように、クロス結合Ｎチャンネルトランジスタ３６及
び３７の組を付加することにより、ゲートは完全にスタ
ティックなラッチとなる。これらのトランジスタ３６及
び３７のソースドレインパスは、ノード１２あるいは１
３とＶｓｓとの間に別々に結合され、それらのゲートは
反対側のノード１２あるいは１３に結合されており、そ
うしてハイであるそれらのノード１２あるいは１３は、
もう一方のノードのためトランジスタ３６あるいは３７
をターンオンすることによって、もう一方のノードをロ
ー（浮動の代わりに）に保持するよう機能する。
【００１８】図１〜３に示されたものは、Ｐチャンネル
プルアップトランジスタ１０及び１１をＮチャンネル論
理及びラッチトランジスタと共に使用した場合である
が、トランジスタの型は図４の回路に示されているよう
に逆にすることも出来る。Ｎチャンネルトランジスタ１
０及び１１は、トランジスタ１６及び１７と、結合ネッ
トワーク２０を形成するトランジスタのような、Ｐチャ
ンネル論理及びラッチングトランジスタと共に、差動増
幅器（この場合プルダウントランジスタとして）で使用
される。図４においてＶｄｄ及びＶｓｓが、図１〜３と
は逆になっている。
【００１９】本発明により与えられた論理ファミリー
は、従来のカスコード電圧スイッチ論理と比較して、ス
ピードの点で非常に利点を生んでおり、また与えられた
スピード要求に対して領域の利点も生む。本発明の論理
フォームはまた、その性能が限定範囲のものであった回
路の級のため、従来のスタティックＣＭＯＳ回路を越え
るスピード及び領域の利点を与える。
【外１】
【外２】
【外３】
【図面の簡単な説明】
【図１】本発明の１実施例による、論理回路の電気回路
図である。
【図２】本発明の代替例による、パリティチェック論理
回路の電気回路図である。
【図３】本発明の他の実施例による、完全なスタティッ
クラッチ型の論理回路の電気回路図である。
【図４】差動増幅器においてＰチャンネルトランジスタ
の代わりにＮチャンネルトランジスタを使用し、残りの
ＮチェンネルトランジスタをＰチャンネルトランジスタ
に置き換えているような、本発明の他の実施例による図
１に示した論理回路の電気回路図である。
【符号の説明】
１０ Ｎチャンネルトランジスタ １１ Ｎチャンネルトランジスタ １２ 出力ノード １３ 出力ノード １６ トランジスタ １７ トランジスタ ２０ 結合ネットワーク ２２ Ｖｄｄ端子 ２３ Ｖｓｓ端子 ２６ 入力ライン ２７ 入力ライン １４ ゲート １５ ゲート ３０ トランジスタ ３１ トランジスタ ３２ トランジスタ ３３ トランジスタ ３６ トランジスタ ３７ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート エイ コンラード アメリカ合衆国 マサチューセッツ州 01527ミルバリー ウェスト メイン ス トリート 339 (72)発明者 ジェイムズ ジェイ モンタナロ アメリカ合衆国 マサチューセッツ州 01541プリンストン カラミント ヒル ロード ノース 26 (72)発明者 ダニエル ダブリュー ドーバープール アメリカ合衆国 マサチューセッツ州 01545シュローズバリー フォックス ヒ ル ロード 31

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 論理回路において、 ａ）第１及び第２トランジスタと、 ｂ）結合論理ネットワークとを備え、 前記第１及び第２トランジスタの各々は、ソースドレイ
    ンパス及びゲートを有し、各々の前記ソースドレインパ
    スの一端は電圧供給の１つの端子に結合され、前記ソー
    スドレインパスのもう一端は第１及び第２出力ノードに
    別々に結合され、前記ゲートは前記第１及び第２出力ノ
    ードにクロス結合されており、 前記結合論理ネットワークは、前記ネットワークへの論
    理入力の値により、前記出力ノードの一方を前記電圧供
    給の前記１つの端子にそして前記第１及び第２出力ノー
    ドのもう一方を前記電圧供給の他の端子に結合したり、
    またその逆に結合するような、スイッチ手段を有するこ
    とを特徴とする論理回路。
  2. 【請求項２】 請求項１記載の回路において、前記第１
    及び第２トランジスタはＰチャンネルＭＯＳトランジス
    タであり、そして前記電圧供給の前記１つの端子は相対
    的に正である回路。
  3. 【請求項３】 請求項２記載の回路において、前記論理
    ネットワークはＮチャンネルＭＯＳトランジスタから成
    る回路。
  4. 【請求項４】 請求項１記載の回路において、前記第１
    及び第２トランジスタはＮチャンネルＭＯＳトランジス
    タであり、そして前記電圧供給の前記１つの端子は相対
    的に負である回路。
  5. 【請求項５】 請求項４記載の回路において、前記論理
    ネットワークはＰチャンネルＭＯＳトランジスタから成
    る回路。
  6. 【請求項６】 請求項１記載の回路において、第３及び
    第４トランジスタを含み、それらの第３及び第４トラン
    ジスタの各々が、前記出力ノードの１つと前記論理ネッ
    トワークとの間に直列に別々に結合されたソースドレイ
    ンパスを有する回路。
  7. 【請求項７】 請求項６記載の回路において、前記第３
    及び第４トランジスタは、前記第１及び第２トランジス
    タのそれとは反対の導電型である回路。
  8. 【請求項８】 請求項７記載の回路において、前記第３
    及び第４トランジスタの各々は、前記供給の前記１つの
    端子に結合されたゲートを有する回路。
  9. 【請求項９】 請求項７記載の回路において、前記第３
    及び第４トランジスタの各々は、前記出力ノードのため
    にダイナミックラッチを与えるようクロック電圧源に結
    合されたゲートを有する回路。
  10. 【請求項１０】 請求項１記載の回路において、第５及
    び第６トランジスタを含み、前記第５及び第６トランジ
    スタの各々は、前記出力ノードの１つと前記電圧供給の
    前記他の端子との間に直列に別々に結合されたソースド
    レインパスを有し、前記第５及び第６トランジスタの各
    々は、前記出力ノードのうちの１つにクロス結合されて
    いるゲートを有する回路。
  11. 【請求項１１】 請求項１０記載の回路において、前記
    第５及び第６トランジスタは、第１及び第２トランジス
    タのそれとは反対の導電型である回路。
  12. 【請求項１２】 論理回路において、 ａ）第１及び第２ＰチャンネルＭＯＳトランジスタと、 ｂ）スイッチ装置とを備え、 前記第１及び第２ＰチャンネルＭＯＳトランジスタの各
    々は、ソースドレインパス及びゲートを有し、前記ソー
    スドレインパス各々の一端は相対的に正である電圧供給
    に結合され、前記ソースドレインパスのもう一端は第１
    及び第２出力ノードに別々に結合されており、前記ゲー
    トは前記第１及び第２出力ノードにクロス結合されてお
    り、 前記スイッチ装置は、前記スイッチ装置への論理入力の
    値により、前記出力ノードを前記相対的に正である電圧
    供給へそして前記出力ノードのもう一方を相対的に負で
    ある電圧供給へ結合したり、またその逆に結合したりす
    ることを特徴とする論理回路。
  13. 【請求項１３】 請求項１２記載の回路において、第３
    及び第４ＮチャンネルＭＯＳトランジスタを含み、これ
    らの第３及び第４ＮチャンネルＭＯＳトランジスタの各
    々は、前記出力ノードの１つと前記スイッチ装置との間
    に直列に別々に結合されたソースドレインパスを有して
    いる回路。
  14. 【請求項１４】 請求項１３記載の回路において、前記
    第３及び第４トランジスタの各々は、前記相対的に正で
    ある電圧供給に結合されたゲートを有している回路。
  15. 【請求項１５】 請求項１３記載の回路において、前記
    第３及び第４トランジスタの各々は、前記出力ノードの
    ためにダイナミックラッチを与えるようクロック電圧に
    結合されたゲートを有する回路。
  16. 【請求項１６】 請求項１２記載の回路において、第３
    及び第４Ｎチャンネルトランジスタを含み、前記第３及
    び第４Ｎチャンネルトランジスタの各々は、前記出力ノ
    ードの１つと前記相対的に負である電圧供給との間に直
    列に別々に結合されたソースドレインパスを有し、前記
    第３及び第４Ｎチャンネルトランジスタの各々は、前記
    出力ノードの１つにクロス結合されたゲートを有する回
    路。
  17. 【請求項１７】 請求項１２記載の回路において、前記
    スイッチ回路は、直列回路に順番に結合されたソースド
    レインパスを有する第３、第４、第５及び第６Ｎチャン
    ネルトランジスタと、 第３及び第４トランジスタの接点を前記相対的に正であ
    る電圧供給に結合する手段と、 第５及び第６トランジスタの接点を相対的に負である電
    圧供給に結合する手段と、 第３及び第６トランジスタの接点を前記第１出力ノード
    に結合する手段と、 第４及び第５トランジスタの接点を前記第２出力ノード
    に結合する手段と、 前記第３及び第５トランジスタのゲートに結合されてい
    る前記論理入力及び、前記第４及び第６トランジスタの
    ゲートへの前記論理入力の補数を含むことを特徴とする
    回路。
  18. 【請求項１８】 請求項１７記載の回路において、複数
    の前記第３、第４、第５及び第６トランジスタの組を含
    み、各組は、異なる論理入力と、そこへ結合された前記
    論理入力の補数とを有する回路。
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