JPH0697814A

JPH0697814A - プログラマブル・ロジック・アレイおよびそれを用いたマイクロコンピュータ

Info

Publication number: JPH0697814A
Application number: JP4246284A
Authority: JP
Inventors: Keisuke Tanaka; 啓介田中
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-09-16
Filing date: 1992-09-16
Publication date: 1994-04-08
Anticipated expiration: 2013-03-09
Also published as: JP2723765B2

Abstract

(57)【要約】【目的】高速動作可能なＰＬＡを実現する。【構成】積項線は、直列に接続された二つのトランジ
スタＡＴ０，ＡＮ０のみを介して接地電位に接続されて
いる。トランジスタＡＴ０のゲートにはインバータＲ０
の出力が接続され、トランジスタＡＮ０のゲートにはビ
ット線兼入力線が接続され、これらにより両トランジス
タをオンすることにより、短いパスでのディスチャージ
が可能となり、ＰＬＡの高速動作が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラマブル・ロジ
ック・アレイおよびプログラマブル・ロジック・アレイ
を同一チップ内に集積するマイクロコンピュータに関す
るものである。

【０００２】

【従来の技術】近年の電子機器の高機能化、高性能化に
伴い、その電子機器に使用される半導体集積回路につい
ても高機能化、高性能化が求められている。また、電子
機器設計技術者は、製品の差別化をするために、半導体
集積回路に対して汎用品ではなく、その電子機器に特化
した専用品を求めている。このような用途に最適な半導
体集積回路として、ゲートアレイやスタンダードセルな
どのいわゆる特定用途向け集積回路（以下ＡＳＩＣと称
す）や、マイクロコンピュータなどがある。ＡＳＩＣは
電子機器設計技術者が望むハードウエア（回路）を半導
体集積回路化することで所望の機能を実現でき、また、
マイクロコンピュータはソフトウエア（プログラム）の
書き換えにより所望の動作を実現することができる。さ
らに、両者の特徴を兼ね備えたＡＳＩＣマイコンと呼ば
れる半導体集積回路が考案されている。

【０００３】一方、電子機器の開発期間は年々短縮して
いる。これに伴って電子機器設計技術者は開発の現場で
所望の半導体集積回路を設計し、その場で設計した製品
を入手することを望んでいる。しかしながら、先に述べ
たゲートアレイやスタンダードセルおよびマイクロコン
ピュータなどの半導体集積回路は、その製造工程で所望
の機能を作り込むため、設計から製品の入手までに一定
の期間（以後リードタイムと称す）を要する。そこで電
子機器設計技術者のリードタイム短縮の要望に応えるた
めに、フィールド・プログラマブル・ゲート・アレイ
（以下ＦＰＧＡと称す）やプログラム可能なＲＯＭ（以
下ＰＲＯＭと称す）内蔵のマイクロコンピュータなどが
考案されている。

【０００４】これらの半導体集積回路は、開発の現場で
専用の装置を用いて所望のハードウエア（回路）の作り
込みや、ソフトウエア（プログラム）の書き込みが可能
なため電子機器設計技術者のリードタイム短縮の要望を
満たすものである。

【０００５】このような半導体集積回路のひとつに開発
現場での書き込みを可能にしたプログラマブル・ロジッ
ク・アレイ（以下ＰＬＡと称す）がある。ＰＬＡは規則
的なプログラムで多様な論理関数の生成が可能なため広
く使われている。

【０００６】ＰＬＡは入力線と積項線および積項線と出
力線の交点位置のトランジスタの有無でプログラムされ
る。このプログラムの書き換えを実現するために、一般
的にはフローティングゲート・アバランシェ・インジェ
クション・ＭＯＳ（以下ＦＡＭＯＳと称す）構造のトラ
ンジスタが用いられているが、データの書き込みのため
に１０Ｖ以上の高電圧電源を必要とするため、単一電源
にてプログラムの書き換えを可能とするためにスタティ
ックＲＡＭセルにデータを書き込むようなＰＬＡが考案
されている（例：特開平１−２３８２１９号公報）。

【０００７】図５にこの従来のＰＬＡの構成を示す。φ
１とφ２は位相の異なるクロックである。クロックφ１
がハイレベルになれば、ＮＭＯＳトランジスタＴφ１が
オン状態となり、積項線をハイレベルにプリチャージす
る。また、クロックφ２がハイレベルになれば、ＮＭＯ
ＳトランジスタＴφ２がオン状態となり、出力線をハイ
レベルにプリチャージする。

【０００８】ＡＮＤ平面におけるインバータラッチＲ
０，Ｒ１およびトランスミッションゲートＴＲ０、ＴＲ
１が“１”、“０”の情報を記憶するスタティックＲＡ
Ｍセルで、外部からワード線が選択されると、該当のト
ランスミッションゲートＴＲ０、ＴＲ１がオン状態とな
り、ビット線ＢＬ，ＮＢＬを通って該当のインバータラ
ッチＲ０、Ｒ１に所定の情報が記憶される。また、ＡＮ
０およびＡＴ０はＮＭＯＳトランジスタで、ＡＮ０はＰ
ＬＡのＡＮＤ条件を生成するためのトランジスタで、Ａ
Ｔ０はトランジスタＡＮ０を積項線に接続するか否かを
制御するためのトランジスタである。

【０００９】いま仮にインバータラッチのＢ点の電位が
ハイレベルで、Ａ点の電位がロウレベルの場合、トラン
ジスタＡＴ０がオフ状態となり、ＡＮＤ条件を生成する
トランジスタＡＮ０が積項線から切り離される。すなわ
ち、該当の積項線はプリチャージされたままとなる。一
方、インバータラッチのＢ点の電位がロウレベルで、Ａ
点の電位がハイレベルの場合、トランジスタＡＴ０がオ
ン状態となり、ＡＮＤ条件を生成するトランジスタＡＮ
０が積項線に接続される。したがって、入力線の電位が
ハイレベルであれば、トランジスタＡＮ０がオン状態と
なり、該当の積項線の電位がトランジスタＡＮ０を通し
てプルダウンされ、ロウレベルになる。すなわち、スタ
ティックＲＡＭセルに書き込まれた情報によりＰＬＡの
ＡＮＤ平面を所望の状態にプログラムすることが可能と
なり、積項線から所望のＡＮＤ条件の信号が出力され
る。

【００１０】同様に、ＯＲ平面においても、インバータ
ラッチＲ２、Ｒ３およびトランスミッションゲートＴＲ
２、ＴＲ３で構成されるスタティックＲＡＭセルに書き
込まれた情報によりＯＲ条件を生成するＮＭＯＳトラン
ジスタＯＮ０を出力線に接続するか否かをＮＭＯＳトラ
ンジスタＯＴ０にて制御することで、所望の状態にプロ
グラムすることが可能となり、出力線から所望のＯＲ条
件の信号が出力される。

【００１１】

【発明が解決しようとする課題】しかしながら、前述の
ような構成のＰＬＡには、以下のような三つの課題があ
る。

【００１２】第一に、積項線（または出力線）の電位を
ロウレベルにプルダウンする場合、電荷はＮＭＯＳトラ
ンジスタＡＴ０、ＡＮ０、およびインバータゲートＲ１
を構成するＮＭＯＳトランジスタ（またはＮＭＯＳトラ
ンジスタＯＴ０、ＯＮ０、およびインバータゲートＲ３
を構成するＮＭＯＳトランジスタ）を通って放電され
る。したがって、放電速度を速くするためには、それぞ
れのトランジスタの能力を大きくしなければならず、半
導体集積回路を実現するために要する面積が大きくな
る。また逆に面積を小さくすると、放電速度が遅くなっ
てしまう。

【００１３】第二にスタティックＲＡＭセルにデータを
書き込むためのビット線ＢＬ、ＮＢＬとＡＮＤ平面への
入力線とが独立しているので、配線数が増大し、半導体
集積回路を実現するために要する面積が大きくなる。

【００１４】第三に、積項線はいったんすべてハイレベ
ルにプリチャージされ、その後ＡＮＤ条件が成立した積
項線以外にはすべてロウレベルにプルダウンされる。し
たがって、必要以上の電荷が放電されるため、消費電流
を増大させる。

【００１５】一方、マイクロコンピュータ、特にワンチ
ップマイクロコンピュータは多様な周辺機能（ハードウ
エア）を同一チップに集積している。この周辺機能とソ
フトウエア（プログラム）との組み合わせで、多種多様
な機能を実現することができる。しかしながら、ハード
ウエアに起因する機能は、あらかじめ製造者が準備した
機能の範囲内でしか実現できない。たとえば、Ｎビット
のカウンタ単体では最大２^N回のカウントをし、オーバ
ーフロー出力を出すことしかできない。しかしながら、
２個のＮビットカウンタを用いて、一方のＮビットカウ
ンタのオーバーフロー出力をセット信号に、他方のＮビ
ットカウンタのオーバーフロー出力をリセット信号にそ
れぞれ用いることで、パルス幅変調（以下ＰＷＭと称
す）信号を生成することができる。このような機能を製
造者が準備していれば、ＰＷＭ信号を生成することがで
きるが、そうでなければＰＷＭ信号の生成を実現するこ
とができない。

【００１６】一般に製造者はあらかじめ使用者が所望す
るような機能を想定し、複数の機能を実現できるように
準備をしているが、すべての使用者の要望を満たすこと
は不可能である。

【００１７】

【課題を解決するための手段】本発明は前述の課題を解
決するために、ＡＮＤ平面への入力数がＮ本、積項数が
Ｍ本、ＯＲ平面の出力数がＫ本のＰＬＡに対して、直列
に接続された２個のＭＯＳトランジスタを一組として、
ＡＮＤ平面には（Ｎ×Ｍ）組のトランジスタと（Ｎ×
Ｍ）ビットの記憶素子を、ＯＲ平面には（Ｍ×Ｋ）組の
トランジスタと（Ｍ×Ｋ）ビットの記憶素子を備え、Ａ
ＮＤ平面に配置された２個一組のＭＯＳトランジスタの
ソースを電源電位に、ドレインを積項線に、一方のＭＯ
ＳトランジスタのゲートにはＡＮＤ平面への入力線を、
他方のＭＯＳトランジスタのゲートにはＡＮＤ平面に配
置された記憶素子の出力信号を接続し、かつＯＲ平面に
配置された２個一組のＭＯＳトランジスタのソースを電
源電位に、ドレインをＯＲ平面の出力線に、一方のＭＯ
Ｓトランジスタのゲートには積項線を、他方のＭＯＳト
ランジスタのゲートにはＯＲ平面に配置された記憶素子
の出力信号を接続し、ＰＬＡのプログラムを記憶素子に
設定した任意の値により自由に行うものである。

【００１８】また配線数を削減するために記憶素子への
データの読み出しと書き込みを行うためのビット線とＡ
ＮＤ平面の積項線またはＯＲ平面の出力線とを共通に用
いるものである。

【００１９】さらに、マイクロコンピュータと同一のチ
ップに前述のＰＬＡを集積させ、命令の実行により記憶
素子にデータを設定することでマイクロコンピュータの
周辺機能の振る舞いを自由に設定できるようにしたもの
である。

【００２０】

【作用】本発明は前述の構成により、記憶素子に設定し
た値に応じてＰＬＡのＡＮＤ条件およびＯＲ条件を自由
にプログラム可能である。また同ＰＬＡをマイクロコン
ピュータと同一のチップに集積することで、マイクロコ
ンピュータの命令の実行によりＰＬＡのプログラムが可
能となり、マイクロコンピュータの周辺機能を任意の論
理関数で結合することで所望の機能を実現することが可
能となる。さらに実現した周辺機能は一つの機能に固定
ではなく、必要に応じてマイクロコンピュータの処理の
なかでダイナミックに変更することができる。

【００２１】

【実施例】図１は本発明の第１の実施例であるＰＬＡの
構成（一つのＰＬＡ素子の構成）を示す。φ１とφ２は
位相の異なるクロックである。クロックφ１がハイレベ
ルになればＮＭＯＳトランジスタＴφ１がオン状態とな
り積項線をハイレベルにプリチャージする。またクロッ
クφ２がハイレベルになればＮＭＯＳトランジスタＴφ
２がオン状態となりビット線兼出力線ＢＯＬをハイレベ
ルにプリチャージする。

【００２２】ＡＮＤ平面におけるインバータラッチＲ
０，Ｒ１およびトランスミッションゲートＴＲ０、ＴＲ
１およびＯＲ平面におけるインバータラッチＲ２、Ｒ３
およびトランスミッションゲートＴＲ２、ＴＲ３が
“１”、“０”の情報を記憶するスタティックＲＡＭセ
ルである。

【００２３】スタティックＲＡＭセルにデータを書き込
む場合は、制御線ＣをハイレベルとすることでＮＭＯＳ
トランジスタＴｃがオン状態となり積項線をロウレベル
にプルダウンする。したがって、ＯＲ平面におけるＮＭ
ＯＳトランジスタＯＮ０がオフ状態となり、ビット線兼
出力線はＮＭＯＳトランジスタＯＴ０の状態に影響を受
けなくなる。この場合本ＰＬＡは通常の記憶装置として
機能する。

【００２４】ＡＮＤ平面において外部からワード線が選
択されると、該当のトランスミッションゲートＴＲ０、
ＴＲ１がオン状態となり、ビット線兼入力線ＢＩＬ，ビ
ット線ＮＢＬを通って該当のインバータラッチＲ０、Ｒ
１に所定の情報が記憶される。またＡＮ０およびＡＴ０
はＮＭＯＳトランジスタで、ＡＮ０はＰＬＡのＡＮＤ条
件を生成するためのトランジスタで、ＡＴ０はトランジ
スタＡＮ０を積項線に接続するか否かを制御するための
トランジスタである。

【００２５】いま仮にインバータラッチのＢ点の電位が
ハイレベルで、Ａ点の電位がロウレベルの場合、トラン
ジスタＡＴ０がオフ状態となりＡＮＤ条件を生成するト
ランジスタＡＮ０が積項線から切り離される。すなわ
ち、該当の積項線はプリチャージされたままとなる。一
方、インバータラッチのＢ点の電位がロウレベルで、Ａ
点の電位がハイレベルの場合、トランジスタＡＴ０がオ
ン状態となりＡＮＤ条件を生成するトランジスタＡＮ０
が積項線に接続される。したがって、入力線の電位がハ
イレベルであれば、トランジスタＡＮ０がオン状態とな
り、該当の積項線の電位がトランジスタＡＮ０を通して
プルダウンされ、ロウレベルになる。すなわち、スタテ
ィックＲＡＭセルに書き込まれた情報によりＰＬＡのＡ
ＮＤ平面を所望の状態にプログラムすることが可能とな
り、積項線から所望のＡＮＤ条件の信号が出力される。

【００２６】同様にＯＲ平面においても、インバータラ
ッチＲ２、Ｒ３およびトランスミッションゲートＴＲ
２、ＴＲ３で構成されるスタティックＲＡＭセルに書き
込まれた情報により、ＯＲ条件を生成するＮＭＯＳトラ
ンジスタＯＮ０をビット線兼出力線ＢＯＬに接続するか
否かをＮＭＯＳトランジスタＯＴ０にて制御すること
で、所望の状態にプログラムすることができる。すなわ
ち、ビット線兼出力線ＢＯＬがプリチャージされたまま
か、またはロウレベルにプルダウンされるかで所望のＯ
Ｒ条件の信号が出力される。

【００２７】図２は本発明の第２の実施例であるＰＬＡ
の構成（一つのＰＬＡ素子の構成）を示す。本実施例は
記憶素子として第１の実施例のスタティックＲＡＭセル
をフリップフロップに置き換えたものである。φ１とφ
２は位相の異なるクロックである。クロックφ１がハイ
レベルになればＮＭＯＳトランジスタＴφ１がオン状態
となり積項線をハイレベルにプリチャージする。またク
ロックφ２がハイレベルになればＮＭＯＳトランジスタ
Ｔφ２がオン状態となりビット線兼出力線ＢＯＬをハイ
レベルにプリチャージする。またＡＮＤ平面におけるＭ
１およびＯＲ平面におけるＭ２は“１”、“０”の情報
を記憶するフリップフロップである。

【００２８】フリップフロップにデータを書き込む場合
は、制御線ＣをハイレベルとすることでＮＭＯＳトラン
ジスタＴｃがオン状態となり積項線をロウレベルにプル
ダウンする。したがって、ＯＲ平面におけるＮＭＯＳト
ランジスタＯＮ０がオフ状態となり、ビット線兼出力線
はＮＭＯＳトランジスタＯＴ０のオン、オフの状態に影
響を受けなくなる。この場合本ＰＬＡは通常の記憶装置
として機能する。

【００２９】ＡＮＤ平面において外部からワード書き込
み線が選択されると、ビット線兼入力線ＢＩＬを通って
該当のフリップフロップＭ１に所定の情報が記憶され
る。またＡＮ０およびＡＴ０はＮＭＯＳトランジスタ
で、ＡＮ０はＰＬＡのＡＮＤ条件を生成するためのトラ
ンジスタで、ＡＴ０はトランジスタＡＮ０を積項線に接
続するか否かを制御するためのトランジスタである。

【００３０】いま仮にフリップフロップのＱ出力がロウ
レベルの場合、トランジスタＡＴ０がオフ状態となり、
ＡＮＤ条件を生成するトランジスタＡＮ０が積項線から
切り離される。すなわち、該当の積項線はプリチャージ
されたままとなる。

【００３１】一方、フリップフロップのＱ出力がハイレ
ベルの場合、トランジスタＡＴ０がオン状態となり、Ａ
ＮＤ条件を生成するトランジスタＡＮ０が積項線に接続
される。したがって、入力線の電位がハイレベルであれ
ば、該トランジスタＡＮ０がオン状態となり、該当の積
項線の電位がトランジスタＡＮ０を通してプルダウンさ
れ、ロウレベルになる。すなわち、フリップフロップに
書き込まれた情報によりＰＬＡのＡＮＤ平面を所望の状
態にプログラムすることが可能となり、積項線から所望
のＡＮＤ条件の信号が出力される。

【００３２】同様にＯＲ平面においても、フリップフロ
ップＭ２に書き込まれた情報により、ＯＲ条件を生成す
るＮＭＯＳトランジスタＯＮ０をビット線兼出力線ＢＯ
Ｌに接続するか否かをＮＭＯＳトランジスタＯＴ０にて
制御することで、所望の状態にプログラムすることが可
能となり、ビット線兼出力線ＢＯＬから所望のＯＲ条件
の信号が出力される。

【００３３】フリップフロップＭ１，Ｍ２に書き込まれ
た情報を読み出す場合には、制御線Ｃがハイレベルの状
態でワード読み出し線が選択される。このときトライス
テートゲートＧ１，Ｇ２がオン状態となり、ビット線兼
入力線ＢＩＬまたはビット線兼出力線ＢＯＬにフリップ
フロップの情報が出力される。

【００３４】図３は本発明の第３の実施例であるＰＬＡ
の構成（一つのＰＬＡ素子の構成）を示す。φ１とφ２
は位相の異なるクロックである。クロックφ１がハイレ
ベルになればＮＭＯＳトランジスタＴφ１がオン状態と
なり、ＮＯＲゲートＧ０の入力の一方がハイレべルにプ
リチャージされ、ＮＯＲゲートＧ０の出力はロウレベル
となる。また、クロックφ２がハイレベルになればＮＭ
ＯＳトランジスタＴφ２がオン状態となり、ビット線兼
出力線ＢＯＬをハイレベルにプリチャージする。ＡＮＤ
平面におけるインバータラッチＲ０，Ｒ１（Ｒ０´、Ｒ
１´）およびトランスミッションゲートＴＲ０、ＴＲ１
（ＴＲ０´、ＴＲ１´）およびＯＲ平面におけるインバ
ータラッチＲ２、Ｒ３およびトランスミッションゲート
ＴＲ２、ＴＲ３が“１”、“０”の情報を記憶するスタ
ティックＲＡＭセルである。

【００３５】スタティックＲＡＭセルにデータを書き込
む場合には、制御線Ｃをハイレベルとすることで、ＮＯ
ＲゲートＧ０の出力すなわち積項線がロウレベルにな
る。したがって、ＯＲ平面におけるＮＭＯＳトランジス
タＯＮ０がオフ状態となり、ビット線兼出力線はＮＭＯ
ＳトランジスタＯＴ０の状態に影響を受けなくなる。こ
の場合、本ＰＬＡは通常の記憶装置として機能する。

【００３６】ＡＮＤ平面において外部からワード線が選
択されると、該当のトランスミッションゲートＴＲ０、
ＴＲ１がオン状態となり、ビット線兼入力線ＢＩＬ，ビ
ット線ＮＢＬを通って該当のインバータラッチＲ０、Ｒ
１に所定の情報が記憶される。また、ＡＣ０およびＡＰ
０はＮＭＯＳトランジスタで、ＡＰ０はＰＬＡのＡＮＤ
条件を生成するためのトランジスタで、ＡＣ０は積項線
に対して直列接続されたトランジスタＡＰ０を有効とす
るか否かを制御するためのトランジスタである。

【００３７】いま仮にインバータラッチのＢ点の電位が
ロウレベルで、Ａ点の電位がハイレベルの場合、トラン
ジスタＡＣ０がオン状態となりＡＮＤ条件を生成するト
ランジスタＡＰ０が無効となる。すなわち、トランジス
タＡＰ０のオン、オフ状態に関係なくつねにバイパスさ
れるため、該当の積項線がプリチャージされたままか、
ロウレベルにプルダウンされるかを決定する要因となら
ない。一方、インバータラッチのＢ点の電位がハイレベ
ルで、Ａ点の電位がロウレベルの場合、トランジスタＡ
Ｃ０がオフ状態となり、ＡＮＤ条件を生成するトランジ
スタＡＰ０が有効となる。すなわち、トランジスタＡＰ
０のオン、オフ状態によりバイパスされるか否かが選択
されるため、該当の積項線がプリチャージされたまま
か、ロウレベルにプルダウンされるかを決定する要因と
なる。したがって、入力線の電位がハイレベルであれ
ば、該トランジスタＡＰ０がオン状態となりバイパス状
態となり、該当の積項線に対して直列接続されたすべて
のトランジスタがバイパス状態になると、積項線の電位
がトランジスタＡＰ０、……、ＡＰ０´を通してプルダ
ウンされ、ロウレベルになる。また、該当の積項線に対
して直列接続されたすべてのトランジスタのうち少なく
とも一つのトランジスタがバイパス状態でなくなると積
項線の電位はプリチャージされたままとなる。すなわち
スタティックＲＡＭセルに書き込まれた情報によりＰＬ
ＡのＡＮＤ平面を所望の状態にプログラムすることが可
能となり、積項線から所望のＡＮＤ条件の信号が出力さ
れる。

【００３８】ＯＲ平面においては第１の実施例と同様
に、インバータラッチＲ２、Ｒ３およびトランスミッシ
ョンゲートＴＲ２、ＴＲ３で構成されるスタティックＲ
ＡＭセルに書き込まれた情報により、ＯＲ条件を生成す
るＮＭＯＳトランジスタＯＮ０をビット線兼出力線ＢＯ
Ｌに接続するか否かをＮＭＯＳトランジスタＯＴ０にて
制御することで、所望の状態にプログラムすることが可
能となる。すなわちビット線兼出力線ＢＯＬがプリチャ
ージされたままか、またはロウレベルにプルダウンされ
るかで所望のＯＲ条件の信号が出力される。

【００３９】図４は本発明の第４の実施例であるＰＬＡ
の構成（一つのＰＬＡ素子の構成）を示す。本実施例は
記憶素子として第３の実施例のスタティックＲＡＭセル
をフリップフロップに置き換えたものである。φ１とφ
２は位相の異なるクロックである。クロックφ１がハイ
レベルになればＮＭＯＳトランジスタＴφ１がオン状態
となり積項線をハイレベルにプリチャージする。またク
ロックφ２がハイレベルになればＮＭＯＳトランジスタ
Ｔφ２がオン状態となりビット線兼出力線ＢＯＬをハイ
レベルにプリチャージする。またＡＮＤ平面におけるＭ
１およびＯＲ平面におけるＭ２は“１”、“０”の情報
を記憶するフリップフロップである。

【００４０】フリップフロップにデータを書き込む場合
は、制御線ＣをハイレベルとすることでＮＯＲゲートＧ
０の出力、すなわち積項線がロウレベルになる。したが
って、ＯＲ平面におけるＮＭＯＳトランジスタＯＮ０が
オフ状態となり、ビット線兼出力線はＮＭＯＳトランジ
スタＯＴ０の状態に影響を受けなくなる。この場合本Ｐ
ＬＡは通常の記憶装置として機能する。

【００４１】ＡＮＤ平面において外部からワード書き込
み線が選択されると、ビット線兼入力線ＢＩＬを通って
該当のフリップフロップＭ１に所定の情報が記憶され
る。またＡＣ０およびＡＰ０はＮＭＯＳトランジスタ
で、ＡＮ０はＰＬＡのＡＮＤ条件を生成するためのトラ
ンジスタで、ＡＰ０はＰＬＡのＡＮＤ条件を生成するた
めのトランジスタで、ＡＣ０は積項線に対して直列接続
されたトランジスタＡＰ０を有効とするか否かを制御す
るためのトランジスタである。

【００４２】いま仮にフリップフロップのＱ出力がハイ
レベルの場合、トランジスタＡＣ０がオン状態となりＡ
ＮＤ条件を生成するトランジスタＡＰ０が無効となる
（すなわちトランジスタＡＰ０のオン、オフ状態に関係
なく常にバイパスされるため、該当の積項線がプリチャ
ージされたままか、ロウレベルにプルダウンされるかを
決定する要因とならない）。一方フリップフロップのＱ
出力がロウレベルの場合、トランジスタＡＣ０がオフ状
態となりＡＮＤ条件を生成するトランジスタＡＰ０が有
効となる（すなわち、トランジスタＡＰ０のオン、オフ
状態によりバイパスされるか否かが選択されるため、該
当の積項線がプリチャージされたままか、ロウレベルに
プルダウンされるかを決定する要因となる）。したがっ
て、入力線の電位がハイレベルであれば、該トランジス
タＡＰ０がオン状態となりバイパス状態となり、該当の
積項線に対して直列接続されたすべてのトランジスタが
バイパス状態になると積項線の電位がトランジスタＡＰ
０、……、ＡＰ０´を通してプルダウンされ、ロウレベ
ルになる。また、該当の積項線に対して直列接続された
すべてのトランジスタのうち少なくとも一つのトランジ
スタがバイパス状態でなくなると、積項線の電位はプリ
チャージされたままとなる。すなわち、スタティックＲ
ＡＭセルに書き込まれた情報によりＰＬＡのＡＮＤ平面
を所望の状態にプログラムすることが可能となり、積項
線から所望のＡＮＤ条件の信号が出力される。

【００４３】ＯＲ平面においては、第２の実施例と同様
に、フリップフロップＭ２に書き込まれた情報により、
ＯＲ条件を生成するＮＭＯＳトランジスタＯＮ０をビッ
ト線兼出力線ＢＯＬに接続するか否かを、ＮＭＯＳトラ
ンジスタＯＴ０にて制御することで、所望の状態にプロ
グラムすることが可能となり、ビット線兼出力線ＢＯＬ
から所望のＯＲ条件の信号が出力される。

【００４４】フリップフロップＭ１，Ｍ２に書き込まれ
た情報を読み出す場合は、制御線Ｃがハイレベルの状態
でワード読み出し線が選択される。このときトライステ
ートゲートＧ１，Ｇ２がオン状態となり、ビット線兼入
力線ＢＩＬまたはビット線兼出力線ＢＯＬにフリップフ
ロップの情報が出力される。

【００４５】なお前記第１、第２、第３、第４の実施例
においてトランジスタＴφ１、Ｔφ２，ＡＴ０、ＡＮ
０、ＡＣ０、ＡＰ０、ＯＮ０、ＯＴ０はＮＭＯＳトラン
ジスタにて構成しているが、ＰＭＯＳトランジスタにて
構成することも可能である。但しゲートに入力される信
号の極性は反対になる。また、第２、第４の実施例２に
おいてフリップフロップの読み出しにトライステートゲ
ートを用いたが、オープンドレインゲートにても構成可
能である。

【００４６】図６は本発明のＰＬＡを同一チップ内に集
積したマイクロコンピュータの一実施例を示す。マイク
ロコンピュータと同一のチップ内に集積することで、命
令の実行によりＰＬＡ内の記憶素子に対して所望の値を
設定することができる。

【００４７】Ｂ１、……、Ｂ１´は周辺機能ブロック、
Ｂ２はＤＭＡ（ダイレクト・メモリ・アクセス）装置、
Ｂ３は割り込み制御回路、Ｌ１は入力信号同期化回路、
Ｌ２は命令の実行により所望の値を設定できるレジス
タ、Ｌ３はＯＲ平面の出力を保持し、命令の実行により
その値を読み出すことができるレジスタ、Ｌ４は出力信
号同期化回路である。

【００４８】ＰＬＡのＡＮＤ平面には、（１）少なくとも１つ以上の周辺機能ブロックからの出
力信号（２）少なくとも１本以上の入力可能な端子ＰＩから入
力された信号を、入力信号同期化回路Ｌ１でマイクロコ
ンピュータの動作に同期化した信号（３）少なくとも１ビット以上の、命令の実行により所
望の値に設定可能なレジスタＬ２の出力信号（４）少なくとも１ビット以上のＯＲ平面の出力を保持
するレジスタＬ３の出力信号（５）少なくとも１ビット以上の出力信号同期化回路Ｌ
４でマイクロコンピュータの動作に同期化されたＯＲ平
面の出力が入力される。

【００４９】ここで、周辺機能ブロックの出力信号とし
て（１）Ｎビットのカウンタの最上位出力信号（２）Ｎビットのカウンタのオーバーフロー信号（３）Ｎビットのカウンタの値とＮビットのレジスタの
値との比較出力（４）各種周辺機能ブロックからＣＰＵへの割り込み要
求信号などがある。

【００５０】一方、ＯＲ平面の出力は、（１）少なくとも１ビット以上の、命令の実行により読
み出し可能なレジスタＬ３に保持される。（２）出力信号同期化回路Ｌ４でマイクロコンピュータ
の動作に同期化され、少なくとも１本以上の出力可能な
端子ＰＯから出力される。（３）転送要求信号としてＤＭＡ装置Ｂ２に入力され
る。

【００５１】ＡＮＤ平面への入力信号およびＯＲ平面か
らの出力信号の種類は、前述のすべての種類を満足して
いる必要はなく、場合に応じてそれらの一部が選択され
ればよい。

【００５２】図７は本発明の動作を説明するためのブロ
ック図である。図において、Ｂ１、Ｂ１´はＮビットの
カウンタ、Ｌ４は出力信号同期化回路である。Ｎビット
カウンタＢ１´はＮビットカウンタＢ１のオーバーフロ
ー信号Ｘでリセットされる。ＰＬＡのＡＮＤ平面の入力
線へは、ＮビットカウンタＢ１およびＢ１´のオーバー
フロー出力ＸおよびＹと、ＯＲ平面の出力Ｗと出力同期
化回路Ｌ４でマイクロコンピュータの動作に同期化した
信号Ｚとが入力されている。また、前記同期化信号Ｚは
出力端子ＰＯからチップ外部に出力される。

【００５３】ここで、ＮビットカウンタＢ１がオーバー
フローすると、出力端子ＰＯがセットされ、Ｎビットカ
ウンタＢ１´がオーバーフローすると、出力端子ＰＯが
リセットされるような場合を考える。すなわち、出力端
子ＰＯからＰＷＭ信号を出力させる。この場合の真理値
表は下記のようになる。

【００５４】すなわち、

【００５５】

【数１】

【００５６】なる論理関数をＰＬＡにプログラムするこ
とで、図８に示すような波形を出力端子ＰＯから出力す
ることができる。

【００５７】前述のように本発明では、ＰＬＡの記憶素
子に対して命令の実行により所望の値を設定することが
できる。すなわち、ＰＬＡを自由にプログラムできるた
め、ＰＬＡのＡＮＤ平面に入力されたマイクロコンピュ
ータの周辺機能を任意の論理関数で結合することで、所
望の機能を実現することができる。また、ＡＮＤ平面へ
の入力には、カウンタのオーバーフロー信号などのよう
にハードウエアだけで決定される信号だけでなく、レジ
スタＬ２のようにソフトウエアで決定される信号も入力
されているため、一層自由な機能を実現できる。一方、
ＯＲ平面の出力がＤＭＡ装置の転送要求信号になってい
るため、シリアルインタフェースによるデータ転送や、
インプットキャプチャ入力時のキャプチャデータ転送な
どで、ある特定の条件時のみ転送が行われるような場合
には、ソフトウエアの介在なしにハードウエアのみで転
送させることもできる。

【００５８】また、本発明のＰＬＡをＰＲＯＭ内蔵のマ
イクロコンピュータと同一チップに集積すると、マイク
ロコンピュータのプログラムおよびＰＬＡのプログラム
を開発現場にてできるため、リードタイムを一層短縮す
ることができる。

【００５９】

【発明の効果】前述のように本発明によれば、（１）積項線の電位をロウレベルにプルダウンする場
合、電荷はＡＮＤ平面ではＮＭＯＳトランジスタＡＴ
０、ＡＮ０のみを通って放電され、同様にＯＲ平面にお
いてもＮＭＯＳトランジスタＯＴ０，ＯＮ０のみを通っ
て放電されるため、従来例のＰＬＡよりも高速に動作さ
せることが可能である。（２）ビット線と入力線またはビット線と出力線を兼用
するため配線数が増加せず、半導体集積回路を実現する
ときにチップ面積を増加させない。（３）第３または第４の実施例に示した発明によると積
項線の電位は選択された信号線のみしか変化しないた
め、余分の電荷の放電が行われず、消費電流を節減でき
る。（４）マイクロコンピュータの周辺機能を任意の論理関
数で結合することで、所望の機能を実現できる。また、
命令の実行によりＰＬＡのプログラムを書き換えること
ができるため、一つのシステムのなかでダイナミックに
その機能を変更することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのＰＬＡの構成を
示す回路図

【図２】本発明の第２の実施例としてのＰＬＡの構成を
示す回路図

【図３】本発明の第３の実施例としてのＰＬＡの構成を
示す回路図

【図４】本発明の第４の実施例としてのＰＬＡの構成を
示す回路図

【図５】従来のＰＬＡの構成を示す回路図

【図６】本発明のマイクロコンピュータを示すブロック
図

【図７】本発明のマイクロコンピュータの動作を説明す
るためのブロック図

【図８】本発明のマイクロコンピュータの動作を説明す
るためのタイミング図

【符号の説明】

ＡＴ０ＮＭＯＳトランジスタＡＮ０ＮＭＯＳトランジスタＯＮ０ＮＭＯＳトランジスタＯＴ０ＮＭＯＳトランジスタＡＣ０ＮＭＯＳトランジスタＡＰ０ＮＭＯＳトランジスタＴφ１〜２プリチャージ用ＮＭＯＳトランジスタＴｃプルダウン用ＮＭＯＳトランジスタＴＲ０〜３トランスミッションゲートＲ０〜３インバータゲートＭ１〜２フリップフロップＧ０ＮＯＲゲートＧ１〜２トライステートゲートＢＩＬビット線兼入力線ＮＢＬビット線Ｃ制御線ＢＯＬビット線兼出力線Ｂ１周辺機能ブロックＢ２ＤＭＡ装置Ｂ３割り込み制御回路Ｌ１入力信号同期化回路Ｌ２〜３レジスタＬ４出力信号同期化回路Ｘ，Ｙオーバーフロー信号

Claims

【特許請求の範囲】

【請求項１】ＡＮＤ平面への入力数がＮ本、積項数がＭ
本、ＯＲ平面の出力数がＫ本で、前記ＡＮＤ平面への入
力線と積項線の交点位置のトランジスタを積項線に接続
するか否かを記憶素子に書き込まれたデータにて制御を
行うプログラマブル・ロジック・アレイのＡＮＤ平面に
おいて、直列に接続された２個のトランジスタを一組と
して、（Ｎ×Ｍ）組のトランジスタと（Ｎ×Ｍ）ビット
の記憶素子を備え、前記直列に接続された２個一組のト
ランジスタのソースを電源電位に、ドレインを積項線
に、一方のトランジスタのゲートにはＡＮＤ平面への入
力線を、他方のトランジスタのゲートには記憶素子の出
力信号をそれぞれ接続し、前記記憶素子に設定されたデ
ータによりＡＮＤ条件を生成するトランジスタを積項線
に接続するか否かを自由にプログラム可能としたことを
特徴とするプログラマブル・ロジック・アレイ。
【請求項２】ＡＮＤ平面への入力数がＮ本、積項数がＭ
本、ＯＲ平面の出力数がＫ本で、積項線とＯＲ平面の出
力線の交点位置のトランジスタを前記ＯＲ平面の出力線
に接続するか否かを記憶素子に書き込まれたデータにて
制御を行うプログラマブル・ロジック・アレイのＯＲ平
面において、直列に接続された２個のトランジスタを一
組として、（Ｍ×Ｋ）組のトランジスタと（Ｍ×Ｋ）ビ
ットの記憶素子を備え、前記直列に接続された２個一組
のトランジスタのソースを電源電位に、ドレインを前記
ＯＲ平面の出力線に、一方のトランジスタのゲートには
積項線を、他方のトランジスタのゲートには前記記憶素
子の出力信号をそれぞれ接続し、前記記憶素子に設定さ
れたデータによりＯＲ条件を生成するトランジスタを出
力線に接続するか否かを自由にプログラム可能としたこ
とを特徴としたプログラマブル・ロジック・アレイ。
【請求項３】ＡＮＤ平面への入力数がＮ本、積項数がＭ
本、ＯＲ平面の出力数がＫ本のプログラマブル・ロジッ
ク・アレイのＡＮＤ平面において、ソースとソースおよ
びドレインとドレインとを並列に接続した２個のトラン
ジスタを一組とするトランジスタペアをＮ組直列に接続
したものを一群として、Ｍ群のトランジスタと（Ｎ×
Ｍ）ビットの記憶素子を備え、前記直列接続された一群
のトランジスタの一方の端部のトランジスタペアのソー
スを電源電位に、他方の端部のトランジスタペアのドレ
インを積項線にそれぞれ接続し、それぞれのトランジス
タペアの一方のトランジスタのゲートには前記ＡＮＤ平
面への入力線を、他方のトランジスタのゲートには前記
記憶素子の出力信号を接続することで入力線のＡＮＤ出
力を生成すると共に、前記記憶素子に設定されたデータ
により所望の入力線をＡＮＤ条件に入れるか否かを自由
にプログラム可能としたことを特徴とするプログラマブ
ル・ロジック・アレイ。
【請求項４】請求項１記載のプログラマブル・ロジック
・アレイにおいて、（Ｎ×Ｍ）ビットの記憶素子をＡＮ
Ｄ平面にアレイ状に配列し、同一のビット線に対してＭ
個の記憶素子を接続し、前記ビット線を介して前記記憶
素子へのデータの読み出しと書き込みを行うと共に、直
列に接続された２個一組のトランジスタの一方のゲート
に、対応する記憶素子と同一のビット線を接続すること
で、１本の信号線をビット線と前記ＡＮＤ平面への入力
線とに共用したことを特徴としたプログラマブル・ロジ
ック・アレイ。
【請求項５】請求項２記載のプログラマブル・ロジック
・アレイにおいて、（Ｍ×Ｋ）ビットの記憶素子をＯＲ
平面にアレイ状に配列し、同一のビット線に対してＭ個
の記憶素子を接続し、前記ビット線を介して前記記憶素
子へのデータの読み出しと書き込みを行うと共に、直列
に接続された２個一組のトランジスタのドレインを、対
応する記憶素子と同一の前記ビット線に接続すること
で、１本の信号線をビット線と前記ＯＲ平面の出力線と
に共用した特徴としたプログラマブル・ロジック・アレ
イ。
【請求項６】請求項３記載のプログラマブル・ロジック
・アレイにおいて、（Ｎ×Ｍ）ビットの記憶素子をＡＮ
Ｄ平面にアレイ状に配列し、同一のビット線に対してＭ
個の記憶素子を接続し、前記ビット線を介して記憶素子
へのデータの読み出しと書き込みを行うと共に、並列に
接続された２個一組のトランジスタペアの一方のトラン
ジスタのゲートに、対応する記憶素子と同一のビット線
を接続することで、１本の信号線をビット線とＡＮＤ平
面への入力線とに共用したことを特徴としたプログラマ
ブル・ロジック・アレイ。
【請求項７】請求項１、請求項３、請求項４または請求
項６におけるいずれかのＡＮＤ平面と、請求項２または
請求項５におけるＯＲ平面とをあわせて持ったことを特
徴とするプログラマブル・ロジック・アレイ。
【請求項８】請求項４におけるＡＮＤ平面と請求項５に
おけるＯＲ平面とをあわせて持ち、積項線の電位を、直
列に接続された２個一組のトランジスタのソースが接続
された電源の電位に固定させる手段を備え、記憶素子に
対してデータの読み出しまたは書き込みを行う場合に
は、前記積項線の電位をソースの電位に固定し、前記積
項線がゲートに入力されたトランジスタをオフ状態にさ
せることを特徴とするプログラマブル・ロジック・アレ
イ。
【請求項９】請求項６におけるＡＮＤ平面と請求項５に
おけるＯＲ平面とをあわせて持ち、前記ＡＮＤ平面内の
積項線と前記ＯＲ平面内の積項線との間に、論理の反転
と、前記ＯＲ平面内の積項線を直列接続された２個一組
のトランジスタのソースが接続された電源の電位に固定
することが可能な制御手段を備え、記憶素子に対してデ
ータの読み出しまたは書き込みを行う場合には、前記Ｏ
Ｒ平面内の積項線の電位をソースの電位に固定し、前記
積項線がゲートに入力されたトランジスタをオフ状態に
させることを特徴とするプログラマブル・ロジック・ア
レイ。
【請求項１０】請求項７から請求項９までのいずれかに
記載のプログラマブル・ロジック・アレイに対して、プ
ログラマブル・ロジック・アレイとして機能させるか記
憶装置として機能させるかを指示するための手段を有
し、記憶装置として機能させる場合には積項線の電位
を、ＯＲ平面内の直列接続された２個一組のトランジス
タのソースが接続された電源の電位に固定することで、
プログラマブル・ロジック・アレイの機能を殺し、汎用
のデータ記憶装置として使用可能にしたことを特徴とす
るプログラマブル・ロジック・アレイ。
【請求項１１】請求項１から請求項１０のいずれかに記
載のプログラマブル・ロジック・アレイを同一チップ内
に集積したことを特徴とするマイクロコンピュータ。
【請求項１２】プログラマブル・ロジック・アレイのＡ
ＮＤ平面への入力線に、同一チップ内に集積されたＮビ
ットのカウンタの最上位出力信号を接続したことを特徴
とする請求項１１に記載のマイクロコンピュータ。
【請求項１３】プログラマブル・ロジック・アレイのＡ
ＮＤ平面への入力線に、同一チップ内に集積されたＮビ
ットのカウンタのオーバーフロー信号を接続したことを
特徴とする請求項１１に記載のマイクロコンピュータ。
【請求項１４】Ｎビットのカウンタと、Ｎビットのデー
タを保持するレジスタと、前記Ｎビットのカウンタのカ
ウント値とＮビットのレジスタに保持された値とを比較
する比較器とを具備し、前記比較器の比較出力信号をプ
ログラマブル・ロジック・アレイのＡＮＤ平面への入力
線に接続したことを特徴とする請求項１１に記載のマイ
クロコンピュータ。
【請求項１５】入力端子または入出力端子から入力され
た信号をマイクロコンピュータのシステムクロックに同
期させる手段を備え、同期化された端子入力信号をプロ
グラマブル・ロジック・アレイのＡＮＤ平面への入力線
に接続したことを特徴とする請求項１１に記載のマイク
ロコンピュータ。
【請求項１６】同一チップ内に集積された周辺機能ブロ
ックからＣＰＵへの割り込み要求信号をプログラマブル
・ロジック・アレイのＡＮＤ平面への入力線に接続した
ことを特徴とする請求項１１に記載のマイクロコンピュ
ータ。
【請求項１７】命令の実行によりＣＰＵから所望の値を
設定できるレジスタを少なくとも１ビット以上備え、前
記レジスタの出力をプログラマブル・ロジック・アレイ
のＡＮＤ平面への入力線に接続したことを特徴とする請
求項１１に記載のマイクロコンピュータ。
【請求項１８】プログラマブル・ロジック・アレイのＯ
Ｒ平面の出力信号の少なくとも１本以上を、割り込み要
求信号として、同一チップに集積された割り込み制御回
路に入力したことを特徴とする請求項１１に記載のマイ
クロコンピュータ。
【請求項１９】プログラマブル・ロジック・アレイのＯ
Ｒ平面の出力信号の少なくとも１本以上を、転送要求信
号として同一チップに集積されたＤＭＡ（ダイレクト・
メモリ・アクセス）装置に接続したことを特徴とする請
求項１１に記載のマイクロコンピュータ。
【請求項２０】プログラマブル・ロジック・アレイのＯ
Ｒ平面の出力信号の少なくとも１本以上を、マイクロコ
ンピュータのシステムクロックに同期させ出力端子また
は入出力端子より出力させることを特徴とする請求項１
１に記載のマイクロコンピュータ。
【請求項２１】マイクロコンピュータのシステムクロッ
クに同期させたＯＲ平面の出力信号のうち少なくとも１
本以上をプログラマブル・ロジック・アレイのＡＮＤ平
面への入力線に接続したことを特徴とする請求項１１に
記載のマイクロコンピュータ。
【請求項２２】プログラマブル・ロジック・アレイのＯ
Ｒ平面の少なくとも１本以上の出力信号を保持する手段
を備え、保持された出力信号の値を命令の実行により読
み出し可能としたことを特徴とする請求項１１に記載の
マイクロコンピュータ。
【請求項２３】プログラマブル・ロジック・アレイのＯ
Ｒ平面の少なくとも１本以上の出力信号を保持する手段
を備え、保持された出力信号のうち少なくとも１本以上
をプログラマブル・ロジック・アレイのＡＮＤ平面への
入力線に接続したことを特徴とする請求項１１に記載の
マイクロコンピュータ。
【請求項２４】インストラクションを格納するための再
書き込み可能な不揮発性記憶素子とプログラマブル・ロ
ジック・アレイを同一チップ内に集積した、請求項１１
から請求項２３に記載のマイクロコンピュータ。