JPH0697819A - 位相比較回路 - Google Patents
位相比較回路Info
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- JPH0697819A JPH0697819A JP4245133A JP24513392A JPH0697819A JP H0697819 A JPH0697819 A JP H0697819A JP 4245133 A JP4245133 A JP 4245133A JP 24513392 A JP24513392 A JP 24513392A JP H0697819 A JPH0697819 A JP H0697819A
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- signal
- reference signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】 ＰＬＬにおいて、基準信号のｍ／ｎ倍の周波
数への誤ロックを防止するための位相比較回路を提供す
る。 【構成】 記憶手段２，３，４は、第１の入力端子２４
からの基準信号Ｒと、第２の入力端子２３からの制御信
号Ｍとを、その位相関係と共に順次記録する。論理手段
は、前記基準信号Ｒと前記制御信号Ｍの位相関係と、前
記記憶手段２〜４の出力とに基づいて、位相比較信号Ｃ
Ｐを出力する。これにより、例えば、記憶手段２〜４
が、制御信号Ｍが基準信号Ｒに対して遅いという情報を
もっている場合には、制御信号Ｍの位相を遅らす基準信
号Ｒが入力されても、位相比較信号ＣＰとしては制御信
号の位相を進ませる信号が出力される。これにより、制
御信号Ｍの基準信号Ｒへの誤ロックが防止される。
数への誤ロックを防止するための位相比較回路を提供す
る。 【構成】 記憶手段２，３，４は、第１の入力端子２４
からの基準信号Ｒと、第２の入力端子２３からの制御信
号Ｍとを、その位相関係と共に順次記録する。論理手段
は、前記基準信号Ｒと前記制御信号Ｍの位相関係と、前
記記憶手段２〜４の出力とに基づいて、位相比較信号Ｃ
Ｐを出力する。これにより、例えば、記憶手段２〜４
が、制御信号Ｍが基準信号Ｒに対して遅いという情報を
もっている場合には、制御信号Ｍの位相を遅らす基準信
号Ｒが入力されても、位相比較信号ＣＰとしては制御信
号の位相を進ませる信号が出力される。これにより、制
御信号Ｍの基準信号Ｒへの誤ロックが防止される。
Description
【０００１】
【産業上の利用分野】本発明は、位相比較回路に関し、
特に、ＰＬＬ（フェーズロックループ）に適用して好適
な位相比較回路に関する。
特に、ＰＬＬ（フェーズロックループ）に適用して好適
な位相比較回路に関する。
【０００２】
【従来の技術】図３は、従来の位相比較装置を用いたＰ
ＬＬのブロック図である。図３に示すように、基準信号
Ｒが、ＶＣＯ（電圧制御発振器）２９からの制御信号Ｍ
と共に、位相比較器２８に入力され、位相比較される。
位相比較器２８による位相比較結果は、ローパスフィル
タにより高周波成分を除去され、位相誤差信号としてＶ
ＣＯ２９に入力される。
ＬＬのブロック図である。図３に示すように、基準信号
Ｒが、ＶＣＯ（電圧制御発振器）２９からの制御信号Ｍ
と共に、位相比較器２８に入力され、位相比較される。
位相比較器２８による位相比較結果は、ローパスフィル
タにより高周波成分を除去され、位相誤差信号としてＶ
ＣＯ２９に入力される。
【０００３】以上のような構成において、上記ＶＣＯ２
９は、それからの出力である制御信号Ｍと、基準信号Ｒ
と、の位相誤差が無くなるように、発振周波数を制御さ
れる。これの制御は、両者の位相差を位相比較器２８で
比較し、比較結果をローパスフィルタ３０を介してＶＣ
Ｏ２８に入力することによって、なされる。そして、制
御信号Ｍが基準信号Ｒよりも進んでいる場合は、位相比
較器２８は、ローパスフィルタ３０を通じて、ＶＣＯ２
９の出力制御信号Ｍの位相が遅れるように、位相差分の
制御用誤差電圧を出力する。他方、制御信号Ｍが基準信
号Ｒよりも遅れている場合には、位相比較器２８は、ロ
ーパスフィルタ３０を通じて、ＶＣＯ２９の出力制御信
号Ｍの位相が進むように位相差分の制御用誤差電圧を出
力する。
９は、それからの出力である制御信号Ｍと、基準信号Ｒ
と、の位相誤差が無くなるように、発振周波数を制御さ
れる。これの制御は、両者の位相差を位相比較器２８で
比較し、比較結果をローパスフィルタ３０を介してＶＣ
Ｏ２８に入力することによって、なされる。そして、制
御信号Ｍが基準信号Ｒよりも進んでいる場合は、位相比
較器２８は、ローパスフィルタ３０を通じて、ＶＣＯ２
９の出力制御信号Ｍの位相が遅れるように、位相差分の
制御用誤差電圧を出力する。他方、制御信号Ｍが基準信
号Ｒよりも遅れている場合には、位相比較器２８は、ロ
ーパスフィルタ３０を通じて、ＶＣＯ２９の出力制御信
号Ｍの位相が進むように位相差分の制御用誤差電圧を出
力する。
【０００４】一般に、従来の位相比較装置は以上のよう
に用いられてきた。しかし、制御信号Ｍが基準信号Ｒの
ｍ／ｎ倍の周波数に誤ロックするという問題があった。
に用いられてきた。しかし、制御信号Ｍが基準信号Ｒの
ｍ／ｎ倍の周波数に誤ロックするという問題があった。
【０００５】例えば、制御信号Ｍが基準信号Ｒに対して
５／４倍の周波数に誤ロックする場合の例を、図４のタ
イミングチャートに従って説明する。
５／４倍の周波数に誤ロックする場合の例を、図４のタ
イミングチャートに従って説明する。
【０００６】今、時点ｔ１で出される基準信号Ｒのパル
スを基準に、制御信号Ｍの誤差電圧を求める。これは
（ｃ）に示すようになる。これに対して、時点ｔ２で出
される基準信号Ｒパルスを基準に制御信号Ｍの誤差電圧
を求めると（ｄ）に示すようになる。その結果、周期Ｔ
の間において、制御信号Ｍを遅らせる量と進ませる量が
等しくなる。このため、制御信号Ｍは現状の周波数を保
つことになる。これにより、制御信号Ｍは、基準信号Ｒ
の５／４倍の周波数に誤ロックする。
スを基準に、制御信号Ｍの誤差電圧を求める。これは
（ｃ）に示すようになる。これに対して、時点ｔ２で出
される基準信号Ｒパルスを基準に制御信号Ｍの誤差電圧
を求めると（ｄ）に示すようになる。その結果、周期Ｔ
の間において、制御信号Ｍを遅らせる量と進ませる量が
等しくなる。このため、制御信号Ｍは現状の周波数を保
つことになる。これにより、制御信号Ｍは、基準信号Ｒ
の５／４倍の周波数に誤ロックする。
【０００７】以上のような現象は、位相比較装置が、位
相入力パルス情報を１つしか持たないために起こってい
た。従って、従来は、基準信号のｍ／ｎ倍の周波数に誤
ロックするのを防ぐべく、基準信号Ｒのｍ／ｎ倍の周波
数成分を取り除くようにローパスフィルタ３０の設計を
行なっていた。
相入力パルス情報を１つしか持たないために起こってい
た。従って、従来は、基準信号のｍ／ｎ倍の周波数に誤
ロックするのを防ぐべく、基準信号Ｒのｍ／ｎ倍の周波
数成分を取り除くようにローパスフィルタ３０の設計を
行なっていた。
【０００８】
【発明が解決しようとする課題】従来の位相比較装置は
以上のように構成されていたので、ローパスフィルタ３
０の設計が非常に難しかった。特に、モータ速度の制御
のように、制御信号Ｍが広範囲の周波数帯を通る場合に
は、誤ロックする周波数が数多く存在する。このため、
誤ロックを防止するためには、１個のローパスフィルタ
３０だけでは間に合わず、多数のローパスフィルタ３０
を切り替えたり、ローパスフィルタ３０の定数を切り替
えたりする等の回路設計が必要になる。
以上のように構成されていたので、ローパスフィルタ３
０の設計が非常に難しかった。特に、モータ速度の制御
のように、制御信号Ｍが広範囲の周波数帯を通る場合に
は、誤ロックする周波数が数多く存在する。このため、
誤ロックを防止するためには、１個のローパスフィルタ
３０だけでは間に合わず、多数のローパスフィルタ３０
を切り替えたり、ローパスフィルタ３０の定数を切り替
えたりする等の回路設計が必要になる。
【０００９】本発明は、上記に鑑みてなされたもので、
その目的は、位相入力パルスを少なくとも２個以上記憶
する機能を持たせることにより、ローパスフィルタの設
計値に関わらず、基準信号のｍ／ｎ倍の周波数への誤ロ
ックを防止することにある。
その目的は、位相入力パルスを少なくとも２個以上記憶
する機能を持たせることにより、ローパスフィルタの設
計値に関わらず、基準信号のｍ／ｎ倍の周波数への誤ロ
ックを防止することにある。
【００１０】
【課題を解決するための手段】本発明の位相比較回路
は、基準信号が入力される第１の入力端子と、制御信号
が入力される第２の入力端子と、前記第１の入力端子か
らの基準信号と、前記第２の入力端子からの制御信号と
を、互いの位相関係と共に順次記録する記憶手段と、前
記基準信号と前記制御信号の位相関係と、前記記憶手段
の出力とに基づいて、位相比較信号を出力する論理手段
とを備えるものとして構成される。
は、基準信号が入力される第１の入力端子と、制御信号
が入力される第２の入力端子と、前記第１の入力端子か
らの基準信号と、前記第２の入力端子からの制御信号と
を、互いの位相関係と共に順次記録する記憶手段と、前
記基準信号と前記制御信号の位相関係と、前記記憶手段
の出力とに基づいて、位相比較信号を出力する論理手段
とを備えるものとして構成される。
【００１１】
【作用】記憶手段は、第１の入力端子からの基準パルス
と、第２の入力端子からの制御パルスとを、その位相関
係と共に順次記録する。論理手段は、前記基準パルスと
前記制御パルスの位相関係と、前記記憶手段の出力とに
基づいて、位相比較信号を出力する。これにより、例え
ば、記憶手段が、制御信号が基準信号に対して遅いとい
う情報をもっている場合には、制御信号の位相を遅らす
基準信号が入力されても、位相比較信号としては制御信
号の位相を進ませる信号が出力される。これにより、制
御パルスの基準パルスへの誤ロックが防止される。
と、第２の入力端子からの制御パルスとを、その位相関
係と共に順次記録する。論理手段は、前記基準パルスと
前記制御パルスの位相関係と、前記記憶手段の出力とに
基づいて、位相比較信号を出力する。これにより、例え
ば、記憶手段が、制御信号が基準信号に対して遅いとい
う情報をもっている場合には、制御信号の位相を遅らす
基準信号が入力されても、位相比較信号としては制御信
号の位相を進ませる信号が出力される。これにより、制
御パルスの基準パルスへの誤ロックが防止される。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１３】図１は本発明の一実施例に係る位相比較回
路の回路構成図である。同図において、第１の入力端子
１にはクロック信号ＣＬＫが入力される。入力されたク
ロック信号ＣＬＫは、Ｄ型フリップフロップ２，３，４
のクロック入力端子に供給される。第２の入力端子２３
には、制御信号Ｍが入力される。第３の入力端子２４に
は、基準信号Ｒが入力される。第２の入力端子２３に
は、インバータ回路２５が接続されている。第３の入力
端子２４には、インバータ回路２６が接続されている。
そして、出力端子２７からは、位相比較の結果得られた
誤差信号である比較信号ＣＰが出力される。
路の回路構成図である。同図において、第１の入力端子
１にはクロック信号ＣＬＫが入力される。入力されたク
ロック信号ＣＬＫは、Ｄ型フリップフロップ２，３，４
のクロック入力端子に供給される。第２の入力端子２３
には、制御信号Ｍが入力される。第３の入力端子２４に
は、基準信号Ｒが入力される。第２の入力端子２３に
は、インバータ回路２５が接続されている。第３の入力
端子２４には、インバータ回路２６が接続されている。
そして、出力端子２７からは、位相比較の結果得られた
誤差信号である比較信号ＣＰが出力される。
【００１４】さて、Ｄ型フリップフロップ２，３，４の
各Ｄ入力端子には、それぞれ、オア回路５，６，７の出
力が接続されている。一方、Ｄ型フリップフロップ２，
３，４の各出力端子Ｑには、インバータ回路９，１４，
２２が接続されている。オア回路５には、アンド回路
６，７，８の出力が加えられている。アンド回路６に
は、Ｄ型フリップフロップ２のＱ出力とインバータ回路
１４，２５，２６の各出力が加えられている。アンド回
路７には、Ｄ型フリップフロップ３，４の各Ｑ出力と、
第２の入力端子２３からの制御信号Ｍと、インバータ回
路２６の出力とが加えられている。アンド回路８には、
Ｄ型フリップフロップ３のＱ出力と、インバータ回路
９，２２，２５の各出力と、第３の入力端子２４からの
基準信号Ｒとが加えられている。オア回路１０には、ア
ンド回路１１，１２，１３の出力が加えられている。ア
ンド回路１１には、インバータ回路９，２２，２６の各
出力と、第２の入力端子２３からの制御信号Ｍとが加え
られている。アンド回路１２には、インバータ回路９，
２５の各出力と、Ｄ型フリップフロップ４のＱ出力と、
第３の入力端子２４からの基準信号Ｒとが加えられてい
る。アンド回路１３には、インバータ回路９，２５，２
６の各出力と、Ｄ型フリップフロップ３のＱ出力とが加
えられている。また、オア回路１８には、アンド回路１
５，１６，１７，１８，１９，２０，２１の出力が加え
られている。アンド回路１５には、Ｄ型フリップフロッ
プ２のＱ出力と、インバータ回路２５，２６の各出力と
が加えられている。アンド回路１６には、Ｄ型フリップ
フロップ２，３の各Ｑ出力と、インバータ回路２５の出
力とが加えられている。アンド回路１７には、インバー
タ回路９，１４，２２，２５の各出力と、第３の入力端
子２４からの基準信号とが加えられている。アンド回路
１９には、インバータ回路９の出力と、Ｄ型フリップフ
ロップ３，４の各Ｑ出力とが加えられている。アンド回
路２０には、Ｄ型フリップフロップ４のＱ出力と、第３
の入力端子２４からの基準信号Ｒとが加えられている。
アンド回路２１には、Ｄ型フリップフロップ４のＱ出力
と、インバータ回路２５の出力とが加えられている。
各Ｄ入力端子には、それぞれ、オア回路５，６，７の出
力が接続されている。一方、Ｄ型フリップフロップ２，
３，４の各出力端子Ｑには、インバータ回路９，１４，
２２が接続されている。オア回路５には、アンド回路
６，７，８の出力が加えられている。アンド回路６に
は、Ｄ型フリップフロップ２のＱ出力とインバータ回路
１４，２５，２６の各出力が加えられている。アンド回
路７には、Ｄ型フリップフロップ３，４の各Ｑ出力と、
第２の入力端子２３からの制御信号Ｍと、インバータ回
路２６の出力とが加えられている。アンド回路８には、
Ｄ型フリップフロップ３のＱ出力と、インバータ回路
９，２２，２５の各出力と、第３の入力端子２４からの
基準信号Ｒとが加えられている。オア回路１０には、ア
ンド回路１１，１２，１３の出力が加えられている。ア
ンド回路１１には、インバータ回路９，２２，２６の各
出力と、第２の入力端子２３からの制御信号Ｍとが加え
られている。アンド回路１２には、インバータ回路９，
２５の各出力と、Ｄ型フリップフロップ４のＱ出力と、
第３の入力端子２４からの基準信号Ｒとが加えられてい
る。アンド回路１３には、インバータ回路９，２５，２
６の各出力と、Ｄ型フリップフロップ３のＱ出力とが加
えられている。また、オア回路１８には、アンド回路１
５，１６，１７，１８，１９，２０，２１の出力が加え
られている。アンド回路１５には、Ｄ型フリップフロッ
プ２のＱ出力と、インバータ回路２５，２６の各出力と
が加えられている。アンド回路１６には、Ｄ型フリップ
フロップ２，３の各Ｑ出力と、インバータ回路２５の出
力とが加えられている。アンド回路１７には、インバー
タ回路９，１４，２２，２５の各出力と、第３の入力端
子２４からの基準信号とが加えられている。アンド回路
１９には、インバータ回路９の出力と、Ｄ型フリップフ
ロップ３，４の各Ｑ出力とが加えられている。アンド回
路２０には、Ｄ型フリップフロップ４のＱ出力と、第３
の入力端子２４からの基準信号Ｒとが加えられている。
アンド回路２１には、Ｄ型フリップフロップ４のＱ出力
と、インバータ回路２５の出力とが加えられている。
【００１５】以上のような構成において、次にその動作
を図２の状態遷移図と表１の状態遷移説明表に従って説
明する。ここで、Ｒは、基準信号Ｒが第３の入力端子２
４に入力されたことを表わす。制御信号Ｍは、制御信号
Ｍが第２の入力端子２３に入力されたことを表わす。Ｒ
Ｍは、基準信号Ｒと制御信号Ｍとが、同時に、第３の入
力端子２４と第２の入力端子２３に入力されたことを表
わす。そして、Ｃ１〜Ｃ３は、出力端子２７からの出力
が、位相を進ませるような出力をしている状態を示す。
Ｄ１〜Ｄ３は、出力端子２７からの出力が、位相を遅ら
せるような出力をしている状態を示す。
を図２の状態遷移図と表１の状態遷移説明表に従って説
明する。ここで、Ｒは、基準信号Ｒが第３の入力端子２
４に入力されたことを表わす。制御信号Ｍは、制御信号
Ｍが第２の入力端子２３に入力されたことを表わす。Ｒ
Ｍは、基準信号Ｒと制御信号Ｍとが、同時に、第３の入
力端子２４と第２の入力端子２３に入力されたことを表
わす。そして、Ｃ１〜Ｃ３は、出力端子２７からの出力
が、位相を進ませるような出力をしている状態を示す。
Ｄ１〜Ｄ３は、出力端子２７からの出力が、位相を遅ら
せるような出力をしている状態を示す。
【００１６】
【表１】 さて、図１の回路構成は、シーケンサを構成している。
制御信号Ｍが基準信号Ｒに対して早いかあるいは遅いか
の速度情報を、Ｄ型フリップフロップ２，３，４がそれ
ぞれ格納して持っている。そして、制御信号Ｍあるいは
基準信号Ｒが入力された場合、Ｄ型フリップフロップ
２，３，４の速度情報を参照しながら状態遷移を行なっ
ていく。従って、位相を遅らせるような方向の入力パル
スが入力されても、制御信号Ｍが基準信号Ｒに対して遅
いという情報をＤ型フリップフロップ２，３，４が持っ
ていれば、出力端子２７からは位相を進めるような比較
情報ＣＰが出力される。
制御信号Ｍが基準信号Ｒに対して早いかあるいは遅いか
の速度情報を、Ｄ型フリップフロップ２，３，４がそれ
ぞれ格納して持っている。そして、制御信号Ｍあるいは
基準信号Ｒが入力された場合、Ｄ型フリップフロップ
２，３，４の速度情報を参照しながら状態遷移を行なっ
ていく。従って、位相を遅らせるような方向の入力パル
スが入力されても、制御信号Ｍが基準信号Ｒに対して遅
いという情報をＤ型フリップフロップ２，３，４が持っ
ていれば、出力端子２７からは位相を進めるような比較
情報ＣＰが出力される。
【００１７】さて、上記の動作を状態遷移を関連付けて
説明する。今、Ｄ型フリップフロップ２，３，４の遷移
前の状態をそれぞれＡ，Ｂ，Ｄで表わし、遷移後の状態
をそれぞれＱＡ，ＱＢ，ＱＣで表わす。今、出力端子２
７から出力される比較信号ＣＰの状態がＤ１とする。そ
して、今、Ａ＝０、Ｂ＝０、Ｃ＝０の状態とする。図４
のタイミングチャート（ａ）のｔ３で、基準信号Ｒ１が
第３の入力端子２４に入力されたとする。この場合、シ
ーケンサは以下のように遷移する。 Ｄ1 −Ｃ1 −Ｄ1 −Ｃ1 →Ｄ1 −Ｄ1 −Ｄ2 −Ｄ3 −Ｄ1 −Ｃ1 −Ｄ1 −Ｃ1 − R M R M RM M R M R M R … つまり、先ず、状態は、Ｄ１からＣ１に変わる。その結
果、ＰＬＬにおいては位相を進ませるような制御がなさ
れる。次に、制御信号Ｍが入力されると、状態はＤ１に
遷移する。これにより、ＰＬＬにおいては、位相を遅ら
せるような制御がなされる。次に、基準信号Ｒが入力さ
れると状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。次に、
制御信号Ｍが入力されると、状態はＤ１に遷移する。こ
れにより、ＰＬＬにおいては、位相を遅らせるような制
御がなされる。次に、基準信号Ｒと制御信号Ｍとが同時
に入力されると、状態はＤ１を保つ。ＰＬＬにおいて
は、引き続き位相を遅らせるような制御がなされる。次
に制御Ｍが入力されると、状態はＤ２に遷移する。更
に、基準信号Ｒが入力されると、状態はＤ３に遷移す
る。次に、制御信号Ｍが入力されると、状態はＤ１に遷
移する。これにより、ＰＬＬにおいては、更に引き続い
て位相を遅らせるような制御がなされる。次に、基準信
号Ｒが入力されると、状態はＣ１に遷移する。これによ
り、ＰＬＬにおいては、位相を進ませるような制御がな
される。次に、制御信号Ｍが入力されると、状態はＤ１
に遷移する。これによりＰＬＬにおいては位相を遅らせ
るような制御がなされる。次に、基準信号Ｒが入力され
ると、状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。
説明する。今、Ｄ型フリップフロップ２，３，４の遷移
前の状態をそれぞれＡ，Ｂ，Ｄで表わし、遷移後の状態
をそれぞれＱＡ，ＱＢ，ＱＣで表わす。今、出力端子２
７から出力される比較信号ＣＰの状態がＤ１とする。そ
して、今、Ａ＝０、Ｂ＝０、Ｃ＝０の状態とする。図４
のタイミングチャート（ａ）のｔ３で、基準信号Ｒ１が
第３の入力端子２４に入力されたとする。この場合、シ
ーケンサは以下のように遷移する。 Ｄ1 −Ｃ1 −Ｄ1 −Ｃ1 →Ｄ1 −Ｄ1 −Ｄ2 −Ｄ3 −Ｄ1 −Ｃ1 −Ｄ1 −Ｃ1 − R M R M RM M R M R M R … つまり、先ず、状態は、Ｄ１からＣ１に変わる。その結
果、ＰＬＬにおいては位相を進ませるような制御がなさ
れる。次に、制御信号Ｍが入力されると、状態はＤ１に
遷移する。これにより、ＰＬＬにおいては、位相を遅ら
せるような制御がなされる。次に、基準信号Ｒが入力さ
れると状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。次に、
制御信号Ｍが入力されると、状態はＤ１に遷移する。こ
れにより、ＰＬＬにおいては、位相を遅らせるような制
御がなされる。次に、基準信号Ｒと制御信号Ｍとが同時
に入力されると、状態はＤ１を保つ。ＰＬＬにおいて
は、引き続き位相を遅らせるような制御がなされる。次
に制御Ｍが入力されると、状態はＤ２に遷移する。更
に、基準信号Ｒが入力されると、状態はＤ３に遷移す
る。次に、制御信号Ｍが入力されると、状態はＤ１に遷
移する。これにより、ＰＬＬにおいては、更に引き続い
て位相を遅らせるような制御がなされる。次に、基準信
号Ｒが入力されると、状態はＣ１に遷移する。これによ
り、ＰＬＬにおいては、位相を進ませるような制御がな
される。次に、制御信号Ｍが入力されると、状態はＤ１
に遷移する。これによりＰＬＬにおいては位相を遅らせ
るような制御がなされる。次に、基準信号Ｒが入力され
ると、状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。
【００１８】つまり、以上のような位相比較の結果によ
ってＰＬＬを動作させた場合には、出力端子２７からの
比較信号ＣＰは位相を進ませるような出力状態よりも、
位相を遅らせるような出力状態を多く続ける。このた
め、制御信号Ｍは、位相を遅らせる方向に制御される。
ってＰＬＬを動作させた場合には、出力端子２７からの
比較信号ＣＰは位相を進ませるような出力状態よりも、
位相を遅らせるような出力状態を多く続ける。このた
め、制御信号Ｍは、位相を遅らせる方向に制御される。
【００１９】その結果、基準信号Ｒのｍ／ｎ倍の周波数
への誤ロックを防止することが可能である。これによ
り、基準信号Ｒに対して制御信号Ｍを、正確に位相ロッ
クすることができる。
への誤ロックを防止することが可能である。これによ
り、基準信号Ｒに対して制御信号Ｍを、正確に位相ロッ
クすることができる。
【００２０】
【発明の効果】以上述べたように、本発明によれば、基
準信号のｍ／ｎ倍の周波数に誤ロックしないようにする
ために基準信号のｍ／ｎ倍の周波数成分を除去するよう
なローパスフィルタの設計が不要になる。これにより、
ローパスフィルタの設計が非常に簡単になる。また、モ
ータ速度制御の場合のように、誤ロックする可能性の高
い周波数領域が多数存在するような場合においても、誤
ロック防止のためにフィルタを切り替えたりする等の制
御が不要になる。これにより、回路構成が簡略化され、
コスト、信頼性の両面からも非常に優れた位相比較回路
を得ることができる。
準信号のｍ／ｎ倍の周波数に誤ロックしないようにする
ために基準信号のｍ／ｎ倍の周波数成分を除去するよう
なローパスフィルタの設計が不要になる。これにより、
ローパスフィルタの設計が非常に簡単になる。また、モ
ータ速度制御の場合のように、誤ロックする可能性の高
い周波数領域が多数存在するような場合においても、誤
ロック防止のためにフィルタを切り替えたりする等の制
御が不要になる。これにより、回路構成が簡略化され、
コスト、信頼性の両面からも非常に優れた位相比較回路
を得ることができる。
【図１】本発明の一実施例に係る位相比較回路のブロッ
ク図である。
ク図である。
【図２】図１の構成の動作を説明するための状態遷移図
である。
である。
【図３】従来の位相比較装置のブロック図である。
【図４】位相比較動作を説明するためのタイミングチャ
ートである。
ートである。
１ 第１の入力端子 ２ Ｄ型フリップフロップ ３ Ｄ型フリップフロップ ４ Ｄ型フリップフロップ ２３ 第２の入力端子 ２４ 第３の入力端子 ２７ 出力端子 ２８ 位相比較器 ２９ ＶＣＯ ３０ ローパスフィルタ
Claims (1)
- 【請求項１】基準信号が入力される第１の入力端子と、 制御信号が入力される第２の入力端子と、 前記第１の入力端子からの基準信号と、前記第２の入力
端子からの制御信号とを、互いの位相関係と共に順次記
録する記憶手段と、 前記基準信号と前記制御信号の位相関係と、前記記憶手
段の出力とに基づいて、位相比較信号を出力する論理手
段と、 を備えることを特徴とする位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245133A JP2531908B2 (ja) | 1992-09-14 | 1992-09-14 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245133A JP2531908B2 (ja) | 1992-09-14 | 1992-09-14 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697819A true JPH0697819A (ja) | 1994-04-08 |
| JP2531908B2 JP2531908B2 (ja) | 1996-09-04 |
Family
ID=17129126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245133A Expired - Lifetime JP2531908B2 (ja) | 1992-09-14 | 1992-09-14 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531908B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280578A (ja) * | 1985-06-05 | 1986-12-11 | Mitsubishi Electric Corp | デイジタル位相比較器 |
| JPH03270511A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 位相比較回路 |
-
1992
- 1992-09-14 JP JP4245133A patent/JP2531908B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280578A (ja) * | 1985-06-05 | 1986-12-11 | Mitsubishi Electric Corp | デイジタル位相比較器 |
| JPH03270511A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 位相比較回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531908B2 (ja) | 1996-09-04 |
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Legal Events
| Date | Code | Title | Description |
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