JPH07101095A

JPH07101095A - 印字装置

Info

Publication number: JPH07101095A
Application number: JP24580893A
Authority: JP
Inventors: Tetsuharu Hyodo; 徹治兵頭
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1993-09-30
Filing date: 1993-09-30
Publication date: 1995-04-18

Abstract

(57)【要約】【目的】製造コストの低減化および印画画像の高品質
化を図ることができる印字装置を提供する。【構成】選択信号ＳＥＬ１，ＳＥＬ２によって選択出
力ゲートＳＬ１が選択され、ストローブ信号ＳＴＢが入
力されているとき、選択されたクロック信号に同期して
印画データＤＡＴＡがシフトレジスタＳＲに格納され
る。その印画データＤＡＴＡは、ラッチ回路Ｌ１〜Ｌ６
４、駆動ゲート素子Ｇ１〜Ｇ６４を介してゲート素子に
出力され、その印画ＤＡＴＡに対応したゲート素子が駆
動される。これによって、駆動されたゲート素子に対応
する発熱抵抗体に電流が流れる。このようにして、選択
信号ＳＬ１，ＳＬ２によって、順次ＳＬ２〜ＳＬ４の選
択ゲート素子が選択され、印画が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、感熱紙などの記録媒体
に感熱記録を行うサーマルヘッドを備えた印字装置およ
びその駆動方法に関する。

【０００２】

【従来の技術】図４０は、従来のサーマルヘッドの一例
の電気的構成を示す回路図である。このサーマルヘッド
は、多数の発熱抵抗体Ｒ１〜Ｒ１７２８と、複数の駆動
回路９などで構成されており、図４０においては、６４
個の発熱抵抗体が１つの駆動回路９に接続され、さらに
５７６個の発熱抵抗体および９個の駆動回路９を１つの
ブロックとして計３つのブロックＢ１〜Ｂ３に区分され
て印画動作を行う。

【０００３】図４１は、図４０に示す駆動回路９の一例
を示す回路図である。この駆動回路９は、シリアルデー
タから成る印画データＤＩを外部からのクロック信号Ｃ
ＬＫに同期して転送することによって、所定ビット数毎
にパラレルデータに変換して出力するシフトレジスタＳ
Ｒ１〜ＳＲｎと、外部からのラッチ信号ＬＡＴによっ
て、シフトレジスタＳＲ１〜ＳＲｎの出力を記憶する複
数のラッチ回路Ｌ１〜Ｌｎと、外部からのストローブ信
号ＳＴＢＩおよび印画制御信号ＢＥＯによって、各ラッ
チＬ１〜Ｌｎの出力を開閉する複数のゲート素子Ｇ１〜
Ｇｎと、各ゲート素子Ｇ１〜Ｇｎの出力によって発熱抵
抗体Ｒ１〜Ｒｎに流れる電流を制御する複数のスイッチ
ング素子Ｔ１〜Ｔｎなどから構成されている。

【０００４】サーマルヘッドに形成された多数の発熱抵
抗体Ｒ１〜Ｒｎの一端は、各スイッチング素子Ｔ１〜Ｔ
ｎのドレイン素子に接続されるとともに、各発熱抵抗体
Ｒ１〜Ｒｎの他端は共通に外部電源１０の出力側ＶＨに
接続されており、各スイッチング素子Ｔ１〜Ｔｎのソー
ス側が共通して接続された端子ＧＮＤ２に、外部電源７
０の接地側が接続されている。

【０００５】この動作について、図４２に示すタイミン
グチャートを参照しながら説明する。一走査線として形
成される１７２８画素分の印画データＤＡＴＡは、クロ
ック信号ＣＬＫに同期して各駆動回路９のシフトレジス
タＳＲ１〜ＳＲｎに入力、転送され、各駆動回路９にお
いて６４画素分の印画信号ＤＡＴＡがそれぞれパラレル
データに変換される。

【０００６】次に、ラッチ信号ＬＡＴが反転して、駆動
回路９のシフトレジスタＳＲ１〜ＳＲｎの出力が、各ラ
ッチ回路Ｌ１〜Ｌｎに記憶される。

【０００７】次に、印画制御信号ＢＥＯがローレベルに
反転して、ストローブ信号ＳＴＢ１がローレベルに反転
すると、発熱抵抗体Ｒ１〜Ｒ５７６から成るブロックＢ
１に対応する９個の駆動回路９の各ゲート素子Ｇ１〜Ｇ
ｎが開いて、各ラッチ回路Ｌ１〜Ｌｎに記憶された印画
信号ＤＡＴＡに基づいて各スイッチング素子Ｔ１〜Ｔｎ
が選択的に導通状態となる。すると、発熱抵抗体Ｒ１〜
Ｒ５７６に選択的に電流が流れて発熱し、感熱紙や熱転
写フィルムを加熱して、ブロックＢ１に対応する一走査
線の１／３の部分の印画動作を行う。

【０００８】以下同様に、ストローブ信号ＳＴＢ２がロ
ーレベルに反転すると、発熱抵抗体Ｒ５７７からＲ１１
５２に選択的に電流が流れて発熱し、ブロックＢ２に対
応する一走査線の１／３の部分の印画動作を行い、さら
にストローブ信号ＳＴＢ３がローレベルに反転すると、
発熱抵抗体Ｒ１１５３〜Ｒ１７２８に選択的に電流が流
れて発熱し、ブロックＢ３に対応する一走査線の１／３
の部分の印画動作を行う。このようにして、一走査線分
の印画が行われて感熱紙や熱転写フィルムをステップ搬
送しながら上述の動作を繰り返すことによって一連の画
像が記録される。

【０００９】

【発明が解決しようとする課題】しかしながら、図４０
に示すサーマルヘッドでは、各発熱抵抗体Ｒ１〜Ｒ１７
２８の個数と同数のシフトレジスタＳＲ１〜ＳＲｎ、ラ
ッチ回路Ｌ１〜Ｌｎ、スイッチング素子Ｔ１〜Ｔｎなど
を備える必要があるため、さらに駆動回路９の回路構成
が複雑になり、多数の駆動回路９をサーマルヘッドに搭
載しなければならず、サーマルヘッドの製造コストの上
昇を招くという課題がある。

【００１０】また、駆動回路９の数が多数になると、サ
ーマルヘッドの小型化が困難であるという課題もある。

【００１１】本発明の目的は、前述した課題を解決する
ために、駆動回路の簡略化、および製造コストの低減化
を図ることができる印字装置を提供することである。

【００１２】

【課題を解決するための手段】本発明は、印画画素を構
成する複数の発熱抵抗体と、各発熱抵抗体に流れる電流
を制御する複数のスイッチング素子と、各スイッチング
素子を開閉する複数のゲート素子と、シリアルデータか
ら成る印画データをクロック信号に同期して入力し、パ
ラレルデータに変換するシフトレジスタと、前記発熱抵
抗体を予め定められた数ｎ（ただし、ｎは自然数）毎の
列グループに区分し、各列グループの発熱抵抗体に対応
するｎ個のゲート素子を共通接続し、外部からのストロ
ーブ信号によってシフトレジスタからの出力を開閉する
駆動ゲート素子と、複数の行グループの発熱抵抗体をゲ
ート素子を介して共通接続するｎ個の選択ゲート素子
と、前記駆動ゲート素子へシフトレジスタからのデータ
が出力されているとき、外部からの選択信号によって所
定の選択ゲート素子を駆動し、その選択ゲート素子にゲ
ート素子を介して共通接続された発熱抵抗体を時分割駆
動する選択制御手段と、前記行グループの発熱抵抗体毎
に対応するクロック信号を発生させる複数のクロック信
号発生手段と、前記選択制御手段によって、行グループ
の発熱抵抗体毎に時分割駆動するとき、時分割駆動され
る発熱抵抗体に対応する前記複数のクロック信号発生手
段からのクロック信号を選択するクロック信号選択手段
とを含むことを特徴とする印字装置である。

【００１３】また本発明は、印画画素を構成する複数の
発熱抵抗体と、各発熱抵抗体に流れる電流を制御する複
数のスイッチング素子と、各スイッチング素子を開閉す
る複数のゲート素子と、シリアルデータから成る印画デ
ータをクロック信号に同期して入力し、パラレルデータ
に変換するシフトレジスタと、前記発熱抵抗体を予め定
められた数ｎ（ただし、ｎは自然数）毎の列グループに
区分し、各列グループの発熱抵抗体に対応するｎ個のゲ
ート素子を共通接続し、外部からのストローブ信号によ
ってシフトレジスタからの出力を開閉する駆動ゲート素
子と、複数の行グループの発熱抵抗体をゲート素子を介
して共通接続するｎ個の選択ゲート素子と、前記駆動ゲ
ート素子へシフトレジスタからのデータが出力されてい
るとき、外部からの選択信号によって所定の選択ゲート
素子を駆動し、その選択ゲート素子にゲート素子を介し
て共通接続された発熱抵抗体を時分割駆動する選択制御
手段とを含むこと印字装置であって、前記行グループの
発熱抵抗体毎に対応するクロック信号を発生させるため
の複数のクロック信号発生パターンを記憶する複数の記
憶手段と、前記記憶手段のクロック信号発生パターンに
基づいて、クロック信号を発生する複数のクロック信号
発生手段と、前記選択制御手段によって行グループの発
熱抵抗体毎に時分割駆動するとき、時分割駆動される発
熱抵抗体に対応する前記複数のクロック信号発生手段か
らのクロック信号を選択するクロック信号選択手段とを
含むことを特徴とするサーマルヘッドである。

【００１４】また本発明は、印画画素を構成する複数の
発熱抵抗体と、各発熱抵抗体に流れる電流を制御する複
数のスイッチング素子と、各スイッチング素子を開閉す
る複数のゲート素子と、シリアルデータから成る印画デ
ータをクロック信号に同期して入力し、パラレルデータ
に変換するシフトレジスタと、前記発熱抵抗体を予め定
められた数ｎ（ただし、ｎは自然数）毎の列グループに
区分し、各列グループの発熱抵抗体に対応するｎ個のゲ
ート素子を共通接続し、外部からのストローブ信号によ
ってシフトレジスタからの出力を開閉する駆動ゲート素
子と、複数の行グループの発熱抵抗体をゲート素子を介
して共通接続するｎ個の選択ゲート素子と、前記駆動ゲ
ート素子へシフトレジスタからのデータが出力されてい
るとき、外部からの選択信号によって所定の選択ゲート
素子を駆動し、その選択ゲート素子にゲート素子を介し
て共通接続された発熱抵抗体を時分割駆動する選択制御
手段とを含むこと印字装置であって、前記行グループの
発熱抵抗体毎に対応するクロック信号を発生させるため
の複数のクロック信号発生パターンを記憶する複数の記
憶手段と、前記選択制御手段によって行グループの発熱
抵抗体を時分割駆動するとき、時分割駆動する発熱抵抗
体に対応するクロック信号の発生パターンを記憶手段に
記憶された複数のクロック信号発生パターンから選択す
る発生パターン選択手段と、発生パターン選択手段によ
って選択されたクロック信号発生パターンに基づいて、
順次クロック信号を発生させるクロック信号発生手段と
を含むことを特徴とするサーマルヘッドである。

【００１５】

【作用】本発明に従えば、複数のクロック信号発生手段
は、前記行グループの発熱抵抗体毎に対応するクロック
信号を発生させる。クロック信号選択手段は、前記選択
制御手段によって、行グループの発熱抵抗体毎に時分割
駆動するとき、時分割駆動される発熱抵抗体に対応する
クロック信号を選択し、クロック信号を発生させる。

【００１６】したがって、その発生させたクロック信号
によって時分割駆動される発熱抵抗体毎に対応する印画
データが、シフトレジスタに入力される。これによっ
て、選択制御手段によって、行グループの発熱抵抗体毎
に順次電流が流されて印画が行われ、隣接する印画ドッ
トが連続的である高品質の印画画像を得ることができ
る。

【００１７】また本発明に従えば、記憶手段は、前記行
グループの発熱抵抗体毎に対応クロック信号を発生させ
るための複数のクロック信号発生パターンを記憶する。
複数のクロック信号発生手段は、前記記憶手段のクロッ
ク信号発生パターンに基づいて、クロック信号を発生す
る。クロック信号選択手段は、前記選択制御手段によっ
て行グループの発熱抵抗体毎に時分割駆動するとき、時
分割駆動される発熱抵抗体に対応するクロック信号を選
択して駆動し、クロック信号を発生させる。

【００１８】したがって、その発生させたクロックによ
って、時分割駆動される発熱抵抗体毎に対応する印画デ
ータがシフトレジスタに入力される。これによって選択
制御手段によって、行グループの発熱抵抗体毎に順次電
流が流されて印画が行われ、隣接する印画ドットが連続
的である高品質の印画画像を得ることができる。

【００１９】さらに本発明に従えば、記憶手段は、前記
行グループの発熱抵抗体毎に対応するクロック信号を発
生させるための複数のクロック信号発生パターンを記憶
する。発生パターン選択手段は、前記選択制御手段によ
って、行グループの発熱抵抗体を時分割駆動するとき、
時分割駆動する発熱抵抗体に対応するクロック信号発生
パターンを記憶手段の複数のクロック信号発生パターン
から選択する。クロック信号発生手段は、発生パターン
選択手段によって選択されたクロック信号発生パターン
に基づいて、順次クロック信号を発生させる。

【００２０】したがって、その発生させたクロック信号
によって時分割駆動される発熱抵抗体毎に対応する印画
データが、シフトレジスタに入力される。これによっ
て、選択制御手段によって行グループの発熱抵抗体毎に
順次電流が流されて印画が行われ、隣接する印画ドット
が連続的である高品質の印画画像を得ることができる。

【００２１】

【実施例】

（実施例１）図１は、本発明の一実施例である印画装置
のサーマルヘッドの電気的構成を示す回路図である。こ
のサーマルヘッドは、多数の発熱抵抗体Ｒ１〜Ｒ２０４
８と、複数の駆動回路２０で構成されている。図１にお
いては、２５６個の発熱抵抗体の個別電極２３が１つの
駆動回路２０に接続されるとともに、全ての発熱抵抗体
Ｒ１〜Ｒ２０４８は、共通電極ＶＨに共通接続されてい
る。また、各駆動回路２２には、印画データＤＡＴＡ、
選択信号ＳＥＬ１，ＳＥＬ２、ストローブ信号ＳＴＢ、
クロック信号ＣＬＫ、ラッチ信号ＬＡＴなどの各制御信
号などが入力される。

【００２２】またクロック信号発生回路２５には、出力
タイミングがそれぞれ異なるクロック信号ＣＬＫ１〜Ｃ
ＬＫ４，選択信号ＳＥＬ１，ＳＥＬ２が入力され、クロ
ック信号発生回路２５からクロック信号ＣＬＫが出力さ
れて各駆動回路２０に与えられる。

【００２３】図２は、図１で示される駆動回路２０の電
気的構成を示す回路図である。この駆動回路２０は、シ
リアルデータから成る印画信号ＤＡＴＡを外部からのク
ロック信号ＣＬＫに同期して転送することによって、所
定ビット数毎に、パラレルデータに変換して出力するシ
フトレジスタＳＲ１〜ＳＲ６４と、外部からのラッチ信
号ＬＡＴによって、シフトレジスタＳＲ１〜ＳＲ６４の
出力を記憶する複数のラッチ回路Ｌ１〜Ｌ６４と、スト
ローブ信号ＳＴＢが入力されているとき、ラッチ回路Ｌ
１〜Ｌ６４からのデータを出力する駆動ゲート素子Ｇ１
〜Ｇ６４とを備えている。

【００２４】各駆動ゲート素子Ｇ１〜Ｇ６４には、各発
熱抵抗体を駆動するためのゲート素子Ｓ１〜Ｓ２５６が
４個ずつ並列に接続されており、たとえば駆動ゲート素
子Ｇ１にはゲート素子Ｓ１〜Ｓ４が接続されている。各
駆動ゲート素子Ｇ１〜Ｇ６４に接続された４個の各ゲー
ト素子Ｓ（ゲート素子Ｓ１〜Ｓ２５６の総称）は、選択
ゲート素子ＳＬ１〜ＳＬ４にそれぞれ共通接続され、こ
の選択ゲート素子ＳＬ１〜ＳＬ４と前述の駆動ゲート素
子Ｇ１〜Ｇ６４とによって選択され、その出力は開閉さ
れる。また、この選択ゲート素子ＳＬ１〜ＳＬ４は、選
択信号ＳＬ１，ＳＬ２の出力レベル（ハイレベルまたは
ローレベル）の組合わせによって選択され駆動される。

【００２５】ゲート素子Ｓ１〜Ｓ２５６は、スイッチン
グ素子Ｔ１〜Ｔ２５６に接続され、スイッチング素子Ｔ
１〜Ｔ２５６を制御することによって、出力パッドＤ１
〜Ｄ２５６を介して各発熱抵抗体Ｒ１〜Ｒ２５６に流れ
る電流を制御する。各発熱抵抗体の順番とゲート素子の
番号は対応しており、たとえば最短部から数えてｋ番目
（ｋは自然数）の発熱抵抗体は、図２で示されるゲート
素子ＳＬｋに接続されている。

【００２６】また、４個毎の発熱抵抗体を１つのグルー
プとして区分し、隣接する奇数番目と偶数番目の各グル
ープにおいて、奇数番目のグループの発熱抵抗体に対応
する選択ゲート素子Ｓの配列において、ゲート素子の番
号が昇順となっており、偶数番目のグループの発熱抵抗
体に対応する選択ゲート素子Ｓの配列において、ゲート
素子の番号が降順になっている。

【００２７】ここで、各グループのゲート素子Ｓは、配
列順に選択ゲート素子ＳＬ１〜ＳＬ４に共通接続され、
たとえば、ゲート素子Ｓ１とゲート素子Ｓ８が１番目の
選択ゲート素子ＳＬ１に、選択ゲート素子Ｓ２と選択ゲ
ート素子Ｓ７が２番目の選択ゲート素子ＳＬ２に、ゲー
ト素子Ｓ３とゲート素子Ｓ６が３番目の選択ゲート素子
ＳＬ３に、ゲート素子Ｓ４とゲート素子Ｓ５が４番目の
選択ゲート素子ＳＬ４に共通接続されている。

【００２８】図３は、図１で示されるサーマルヘッドを
駆動した場合のタイムチャートである。このタイムチャ
ートにおいて、選択ゲート素子ＳＬ１〜ＳＬ４によって
選択される発熱抵抗体に対応する印画データを入力する
手段として、印画すべき印画データを予め加工する代わ
りに、発熱抵抗体の順番に対応する全ての印画データを
そのままシリアルデータとして入力している。

【００２９】次に、その印画データのうち、選択ゲート
素子ＳＬ１〜ＳＬ４によって選択される発熱抵抗体に対
応する印画データに同期するクロック信号ＣＬＫのみを
入力し、すなわち連続する印画データから必要とする印
画すべき印画データを選択してシフトレジスタに格納す
る。したがって、図３で示される印画データＤは、全て
発熱抵抗体の順番に対応して出力されるデータであり、
クロック信号ＣＫ１〜ＣＫ４は、印画すべき印画データ
に同期して出力される。印画データＤ１〜Ｄ４の出力
後、ラッチ信号ＬＡＴが一定時間反転して、各駆動回路
２２のシフトレジスタＳＲ１〜ＳＲ６４の出力が、ラッ
チ回路Ｌ１〜Ｌ６４に記憶される。次に、ストローブ信
号が出力されるとき、ラッチ回路Ｌ１〜Ｌ６４に記憶さ
れたデータに基づいて印画が行われる。

【００３０】図４は、クロック信号ＣＫ１〜ＣＫ４の出
力タイミングを示すタイムチャートである。クロック信
号ＣＫ１は、最初の印画データから８ｎ＋１（ｎは自然
数）番目、８（ｎ＋１）番目の印画データに同期して出
力され、クロック信号ＣＫ２は、最初の印画データから
８ｎ＋２番目，８ｎ＋７番目の印画データに同期して出
力され、クロック信号ＣＫ３は、最初の印画データから
８ｎ＋３番目，８ｎ＋６番目の印画データに同期して出
力され、クロック信号ＣＫ４は、最初の印画データから
８ｎ＋４番目，８ｎ＋５番目の印画データに同期して出
力される。

【００３１】図５は、図３，図４で示されるクロック信
号ＣＫ１〜ＣＫ４を発生させるためのクロック信号発生
回路２５である。選択信号ＳＬ１，ＳＬ２の出力レベル
（ローレベルまたはハイレベル）の組合わせによって、
選択ゲート素子ＳＬ１１〜ＳＬ１４，が選択される。選
択信号ＳＥＬ１，ＳＥＬ２が共にローレベルのとき選択
ゲート素子ＳＬ１４が選択され、選択信号ＳＥＬ１，Ｓ
ＥＬ２が共にハイレベルのとき選択ゲート素子ＳＬ１１
が選択される。また、選択信号ＳＥＬ１がハイレベル，
選択信号ＳＥＬ２がローレベルのとき、選択ゲート素子
ＳＬ１２が選択され、選択信号ＳＥＬ１がローレベル，
選択信号ＳＥＬ２がハイレベルのとき選択ゲート素子Ｓ
Ｌ１３が選択される。選択ゲート素子ＳＬ１４が選択さ
れ、その出力がハイレベルのとき、ＡＮＤゲート素子２
６によってクロック信号ＣＬＫ１が選択され、ＯＲゲー
ト素子３０を介して出力される。

【００３２】選択ゲート素子ＳＬ１１が選択され、その
出力がハイレベルのとき、ＡＮＤゲート素子２７を介し
てクロック信号ＣＬＫ２信号が選択され、ＯＲゲート素
子３０を介して、出力される。選択ゲート素子ＳＬ１２
が選択され、その出力がハイレベルのとき、ＡＮＤゲー
ト素子２８を介してクロック信号ＣＬＫ３信号が選択さ
れ、ＯＲゲート素子３０を介して、出力される。選択ゲ
ート素子ＳＬ１４が選択され、その出力がハイレベルの
とき、ＡＮＤゲート素子２９を介して、クロック信号Ｃ
ＬＫ４が選択され、ＯＲゲート素子３０を介して出力さ
れる。

【００３３】クロック信号ＣＬＫ１の出力タイミング
は、図４で示されるクロック信号ＣＫ１の出力タイミン
グであり、クロック信号ＣＬＫ２の出力タイミングはク
ロック信号ＣＫ２の出力タイミングである。また、クロ
ック信号ＣＬＫ３の出力タイミングは、図４で示される
クロック信号ＣＫ３の出力タイミングであり、クロック
信号ＣＬＫの出力タイミングはクロック信号ＣＫ４の出
力タイミングである。

【００３４】したがって、図３で示されるように、選択
信号ＳＥＬ１，ＳＥＬ２の出力レベルに応じて、クロッ
ク信号ＣＫ１〜ＣＫ４が印画データＤ１〜Ｄ４に同期し
て出力される。

【００３５】図６は、図１で示されるサーマルヘッドに
おいて、図３で示されるタイムチャートに基づいて印画
を行った場合の印画画像である。このサーマルヘッドで
は、クロック信号ＣＫ１に対応する印画データによる印
画に続いて、クロック信号ＣＫ２に対応する印画デー
タ、クロック信号ＣＫ３に対応する印画データ、クロッ
ク信号ＣＫ４に対応する印画データによる印画が記録媒
体の搬送方向に順次行われる。

【００３６】したがって、図６で示されるように蛇行し
た形状のラインの印画画像が得られる。この印画画像
は、各ラインの印画において、印画ドットが平均して離
間しているので、部分的にスジ、かすれなどが発生する
ことはない。また、実際には、紙送り方向の発熱抵抗体
の長さは図６に示した長さより充分に長いので、隣り合
う印画ドットの隙間がほとんどなく、連続したラインと
して印画することができる。

【００３７】（実施例２）図７は、本発明の他の実施例
である印字装置のサーマルヘッドの電気的構成を示す回
路図である。このサーマルヘッドは、多数の発熱抵抗体
Ｒ１〜Ｒ２０４８と、複数の駆動回路３２で構成されて
いる。図７においては、２５６個の発熱抵抗体の個別電
極２３が１つの駆動回路３２に接続されるとともに、全
ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通電極ＶＨに共
通接続されている。また、各駆動回路３２には、印画デ
ータＤＡＴＡ、選択信号ＳＥＬ１，ＳＥＬ２、ストロー
ブ信号ＳＴＢ、クロック信号ＣＬＫ１〜ＣＬＫ４、ラッ
チ信号ＬＡＴなどの各制御信号などが入力される。

【００３８】図８は、図７で示される駆動回路３２の電
気的構成を示す回路図である。この駆動回路３２は、図
２で示される駆動回路２０と類似し、対応する部分には
同一の記号を付す。この駆動回路３２と駆動回路２０の
異なる点は、駆動回路３２には、クロック信号発生回路
３３が設けられている。このクロック信号発生回路３３
は、図５で示されるクロック信号発生回路２５と回路構
成・動作が同一なので説明は省略する。また、その他の
部分については、図２で示される駆動回路と同一なので
説明は省略する。

【００３９】図９は、図７で示されるサーマルヘッドを
駆動した場合のタイムチャートである。このタイムチャ
ートの印画データＤＡＴＡ，ラッチ信号ＬＡＴ，クロッ
ク信号ＣＬＫ，ストローブ信号ＳＴＢ，選択信号ＳＥＬ
１，ＳＥＬ２の出力タイミングは、図３で示されるタイ
ムチャートと同一であるので説明は省略する。

【００４０】またクロック信号ＣＬＫ１〜ＣＬＫ４にお
けるクロック信号ＣＫ１〜ＣＫ４は、図９で示されるよ
うに、印画データＤのうち、印画すべきデータに同期し
て出力される。クロック信号発生回路３３における選択
信号ＳＥＬ１，ＳＥＬ２の出力レベル（ローレベルまた
はハイレベル）の組合わせによって、クロック信号ＣＫ
１〜ＣＫ４が順次選択され、ＯＲゲート素子３４からシ
フトレジスタＳＲに出力される。

【００４１】また、図７で示されるサーマルヘッドにお
いて図９で示されるタイムチャートに基づいて印画を行
った場合も、図６で示される印画画像が得られる。

【００４２】（実施例３）図１０は、本発明のさらに他
の実施例である印字装置のサーマルヘッドの電気的構成
を示す回路図である。このサーマルヘッドは、多数の発
熱抵抗体Ｒ１〜Ｒ２０４８と、複数の駆動回路２０で構
成されている。図１０においては、２５６個の発熱抵抗
体の個別電極２３が１つの駆動回路２０に接続されると
ともに、全ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通電
極ＶＨに共通接続されている。また、各駆動回路２０に
は、印画データＤＡＴＡ、選択信号ＳＥＬ１，ＳＥＬ
２、ストローブ信号ＳＴＢ、クロック信号ＣＬＫ、ラッ
チ信号ＬＡＴなどの各制御信号などが入力される。

【００４３】また、クロック信号発生回路４０には、ク
ロック信号ＣＫ０，選択信号ＳＥＬ１，ＳＥＬ２が入力
され、クロック信号発生回路４０からクロック信号ＣＬ
Ｋが出力されて各駆動回路２０に与えられる。駆動回路
２０の回路図は図２で示され、このサーマルヘッドを駆
動したタイムチャートは図３，図４で示され、内容につ
いて前述しているので、説明は省略する。

【００４４】図１１は、図３，図４で示されるクロック
信号ＣＫ１〜ＣＫ４を発生させるためのクロック発生回
路４０である。選択信号ＳＬ１，ＳＬ２の出力レベル
（ローレベルまたはハイレベル）の組合わせによって、
選択ゲート素子ＳＬ１１〜ＳＬ２４，が選択される。選
択信号ＳＥＬ１，ＳＥＬ４が共にローレベルのとき選択
ゲート素子ＳＬ２４が選択され、選択信号ＳＥＬ１，Ｓ
ＥＬ２が共にハイレベルのとき選択ゲート素子ＳＬ２１
が選択される。また、選択信号ＳＥＬ１がハイレベル，
選択信号ＳＥＬ２がローレベルのとき、選択ゲート素子
ＳＬ２２が選択され、選択信号ＳＥＬ１がローレベル，
選択信号ＳＥＬ２がハイレベルのとき選択ゲート素子Ｓ
Ｌ２３が選択される。

【００４５】選択ゲート素子ＳＬ２４が選択され、その
出力がハイレベルのとき、ＡＮＤゲート素子４１を介し
てクロック信号ＣＫ０がクロック発生器４６に入力され
る。クロック信号ＣＫ０は、全ての発熱抵抗体の印画デ
ータＤＡＴＡに同期して出力されるクロック信号であ
る。選択ゲート素子２１で選択され、その出力がハイレ
ベルのとき、ＡＮＤゲート素子４２を介してクロック信
号ＣＫ０がクロック発生器４７に入力される。選択ゲー
ト素子２２が選択され、その出力がハイレベルのとき、
ＡＮＤゲート素子４３を介して、クロック信号ＣＫ０が
クロック発生器４８に入力される。選択ゲート素子２３
が選択され、その出力がハイレベルのとき、ＡＮＤゲー
ト素子４４を介してクロック信号ＣＫ０がクロック発生
器４９に入力される。クロック信号発生器４６〜４９か
らはクロック信号ＣＬＫがＯＲゲート素子４５を介して
出力される。

【００４６】図１２は、クロック信号発生器４６〜４９
の電気的構成を示すブロック図である。各クロック信号
発生器４６〜４９は、８ビットのメモリＭ１〜Ｍ４をそ
れぞれ有している。たとえば、クロック信号発生器４６
のメモリＭ１に注目すると、メモリＭ１には、８ビット
のデータ「１００００００１」が格納され、このデータ
はクロック信号発生パターンを示している。以下クロッ
ク信号発生器４６の動作について説明する。このクロッ
ク信号発生器４６が選択されると、クロック信号ＣＫ０
がクロック信号発生器４６の入力端子ＩＮに入力され
る。クロック信号ＣＫ０の１番目のクロック信号が入力
されると、８ビットのデータのうち、１ビット目の論理
値が判断され、論理値が「１」であるので、最初のクロ
ック信号に同期して、ハイレベルのクロック信号ＣＬＫ
が出力端子ＯＵＴより出力される。次にクロック信号Ｃ
Ｋ０の２番目のクロックが入力されると、データの２ビ
ット目の論理値が判断され、論理値が「０」であるの
で、２番目のクロック信号に同期して、ローレベルのク
ロック信号ＣＬＫが出力端子ＯＵＴより出力される。

【００４７】以下、前述の処理を繰り返して、８ビット
のデータ「１００００００１」の論理値に対応したクロ
ック信号ＣＬＫが出力される。データの８ビット目に対
応したクロック信号が出力されると、次にデータの１ビ
ット目に対応するデータが出力される。すなわち、８ビ
ットのデータに対応するクロック信号を１同期とし、そ
の周期を繰り返し、クロック信号ＣＬＫとして出力す
る。したがって、このパルス発生器４６から出力される
クロック信号ＣＬＫの出力タイミングは、図３，図４で
示されるタイムチャートのクロック信号ＣＫ１の出力タ
イミングである。

【００４８】パルス発生器４７は、８ビットのメモリＭ
２を有し、メモリＭ２には８ビットのデータ「０１００
００１０」が格納されている。このパルス発生器４７が
選択され、クロック信号ＣＫ０が入力されると、前述の
ようにこの信号に同期してメモリＭ２のデータで表され
るクロック信号発生パターンに対応したクロック信号Ｃ
ＬＫが出力される。したがって、パルス発生器４７から
出力されるクロック信号ＣＬＫの出力タイミングは、図
３，図４で示されるタイムチャートのクロック信号ＣＫ
２の出力タイミングである。

【００４９】パルス発生器４８は、８ビットのメモリＭ
３を有し、メモリＭ３には８ビットのデータ「００１０
０１００」が格納されている。このパルス発生器４８が
選択され、クロック信号ＣＫ０が入力されると、前述の
ようにこの信号に同期してメモリＭ３のデータで表され
るクロック信号発生パターンに対応したクロック信号Ｃ
ＬＫが出力される。したがって、このパルス発生器４８
から出力されるクロック信号の出力タイミングは、図
３，図４で示されるタイムチャートのクロック信号ＣＫ
３の出力タイミングである。

【００５０】パルス発生器４９は、８ビットのメモリＭ
４を有し、メモリＭ４には８ビットのデータ「０００１
１０００」が格納されている。このパルス発生器４９が
選択され、クロック信号ＣＫ０が入力されると、前述の
ようにこの信号に同期してメモリＭ４のデータで表され
るクロック信号発生パターンに対応したクロック信号Ｃ
ＬＫが出力される。したがって、このパルス発生器４９
から出力されるクロック信号の出力タイミングは、図
３，図４で示されるタイムチャートのクロック信号ＣＫ
４の出力タイミングである。

【００５１】また図１０で示されるサーマルヘッドにお
いて、図３で示されるタイムチャートに基づいて印画を
行った場合も、図６で示される印画画像が得られる。

【００５２】（実施例４）図１３は、本発明の他の実施
例である印字装置のサーマルヘッドの電気的構成を示す
回路図である。このサーマルヘッドは、多数の発熱抵抗
体Ｒ１〜Ｒ２０４８と、複数の駆動回路５０で構成され
ている。図１３においては、２５６個の発熱抵抗体の個
別電極２３が１つの駆動回路５０に接続されるととも
に、全ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通電極Ｖ
Ｈに共通接続されている。また、各駆動回路５０には、
印画データＤＡＴＡ、選択信号ＳＥＬ１，ＳＥＬ２、ス
トローブ信号ＳＴＢ、クロック信号ＣＬＫ１〜ＣＬＫ
４、ラッチ信号ＬＡＴなどの各制御信号などが入力され
る。

【００５３】図１４は、図１３で示される駆動回路５０
の電気的構成を示す回路図である。この駆動回路５０
は、図２で示される駆動回路２０と類似し、対応する部
分には同一の記号を付す。この駆動回路５０と駆動回路
２０の異なる点は、駆動回路５０には、クロック信号発
生回路５１が設けられている。このクロック信号発生回
路５１は、図１１で示されるクロック信号発生回路４０
と回路構成・動作が同一なので、説明は省略する。ま
た、その他の部分については、図２で示される駆動回路
と同一なので説明は省略する。

【００５４】図１３で示されるサーマルヘッドを駆動し
たタイムチャートは図３，図４で示され、前述している
ので、説明は省略する。また、図１３で示されるサーマ
ルヘッドにおいて、図３で示されるタイムチャートに基
づいて印画を行った場合も図６で示される印画画像が得
られる。

【００５５】（実施例５）図１５は、本発明の一実施例
である印字装置のサーマルヘッドの電気的構成を示す回
路図である。このサーマルヘッドは、多数の発熱抵抗体
Ｒ１〜Ｒ２０４８と、複数の駆動回路２０で構成されて
いる。図１においては、２５６個の発熱抵抗体の個別電
極２３が１つの駆動回路２０に接続されるとともに、全
ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通電極ＶＨに共
通接続されている。また、各駆動回路２０には、印画デ
ータＤＡＴＡ、選択信号ＳＥＬ１，ＳＥＬ２、ストロー
ブ信号ＳＴＢ、クロック信号ＣＬＫ１〜ＣＬＫ４、ラッ
チ信号ＬＡＴなどの各制御信号などが入力される。

【００５６】また、クロック信号発生回路５５には、ク
ロック信号ＣＫ０，選択信号ＳＥＬ１，ＳＥＬ２，トリ
ガ信号ＴＲＧが入力され、クロック信号発生回路４０か
らクロック信号ＣＬＫが出力されて各駆動回路２０に与
えられる。駆動回路２０の回路図は、図２で示され、前
述しているので説明は省略する。

【００５７】図１６は、図１５で示されるサーマルヘッ
ドを駆動した場合のタイムチャートである。このタイム
チャートは、図３で示されるタイムチャートに類似して
いる。このタイムチャートと図３で示されるタイムチャ
ートの異なる点は、このタイムチャートでは、クロック
信号ＣＫ１〜ＣＫ４出力されるとき、トリガ信号ＴＲＧ
が同期して出力されている。このトリガ信号ＴＲＧにつ
いては、説明は後述する。その他の信号の出力タイミン
グについては、図３で示されるタイムチャートと同一な
ので説明は省略する。また、図３で示されるクロック信
号ＣＫ１〜ＣＫ４の出力タイミングは、図４のタイムチ
ャートで示されているので、説明は省略する。

【００５８】図１７は、図３，図４で示されるクロック
信号ＣＫ１〜ＣＫ４を発生させるためのクロック信号発
生回路５５である。選択信号ＳＬ１，ＳＬ２の出力レベ
ル（ローレベルまたはハイレベル）の組合わせによっ
て、選択ゲート素子ＳＬ３１〜ＳＬ３４，が選択され
る。選択信号ＳＥＬ１，ＳＥＬ２が共にローレベルのと
き選択ゲート素子ＳＬ３４が選択され、選択信号ＳＥＬ
１，ＳＥＬ２が共にハイレベルのとき選択ゲート素子Ｓ
Ｌ３１が選択される。また、選択信号ＳＥＬ１がハイレ
ベル，選択信号ＳＥＬ２がローレベルのとき、選択ゲー
ト素子ＳＬ３２が選択され、選択信号ＳＥＬ１がローレ
ベル，選択信号ＳＥＬ２がハイレベルのとき選択ゲート
素子ＳＬ３３が選択される。

【００５９】選択ゲート素子ＳＬ３４が選択され、その
出力がハイレベルのとき、ＡＮＤゲート素子５６を介し
てトリガ信号ＴＲＧがメモリＭ１１のセレクト端子Ｓ１
に入力される。選択ゲート素子３１で選択され、その出
力がハイレベルのとき、ＡＮＤゲート素子５７を介して
トリガ信号ＴＲＧがメモリＭ１２のセレクト端子Ｓ２に
入力される。選択ゲート素子３２が選択され、その出力
がハイレベルのとき、ＡＮＤゲート素子５８を介して、
トリガ信号ＴＲＧがメモリＭ１３のセレクト端子Ｓ３に
入力される。選択ゲート素子３３が選択され、その出力
がハイレベルのとき、ＡＮＤゲート素子５９を介してト
リガ信号ＴＲＧがメモリＭ１４のセレクト端子Ｓ４に入
力される。クロック信号発生器６０の入力端子ＩＮに
は、クロック信号ＣＫ０が入力される。

【００６０】クロック信号ＣＫＯは全ての発熱抵抗体の
印画データＤＡＴＡに同期して出力されるクロック信号
である。またクロック信号発生器６０の出力端子ＯＵＴ
から加工されたクロック信号ＣＬＫが出力される。クロ
ック信号発生器６０は、メモリＬＭを有し、各メモリＭ
１１〜Ｍ１１のデータが読み込まれる。

【００６１】図１８で示されるメモリ機能を有するクロ
ック信号発生器６０の動作について説明する。たとえ
ば、メモリＭ１１のセレクト端子Ｓ１がハイレベルにな
り、メモリＭ１１が選択されると、メモリ１１に格納さ
れている８ビットのデータ「１００００００１」がクロ
ック信号発生器６０のメモリＬＭに転送される。メモリ
Ｍ１１に格納されている８ビットのデータは、クロック
信号発生パターンを表している。この場合、クロック信
号ＣＫ０の１番目のクロック信号がクロック発生器６０
に入力されると、メモリＬＭに格納された８ビットのデ
ータのうち、１ビット目の論理値が判断され、論理値が
「１」であるので、最初のクロック信号に同期して、ハ
イレベルのクロック信号ＣＬＫが出力端子ＯＵＴより出
力される。次にクロック信号ＣＫ０の２番目のクロック
が入力されると、データの２ビット目の論理値が判断さ
れ、論理値が「０」であるので、２番目のクロック信号
に同期して、ローレベルのクロック信号ＣＬＫが出力端
子ＯＵＴより出力される。

【００６２】以下、前述の処理を繰り返して、８ビット
のデータ「１００００００１」の論理値に対応したクロ
ック信号ＣＬＫが出力される。データの８ビット目に対
応したクロック信号が出力されると、次にデータの１ビ
ット目に対応するデータが出力される。すなわち、８ビ
ットのデータに対応するクロック信号を１同期とし、そ
の周期を繰り返し、クロック信号ＣＬＫとして出力す
る。したがって、このパルス発生器６０から出力される
クロック信号ＣＬＫの出力タイミングは、図３，図４で
示されるタイムチャートのクロック信号ＣＫ１の出力タ
イミングである。

【００６３】次にメモリＭ１２のセレクト端子５２がハ
イレベルになり、メモリＭ１２が選択されると、メモリ
Ｍ１２に格納されている８ビットのデータ「０１０００
０１０」がクロック信号発生器６０のメモリＬＭに転送
される。この場合、クロック信号ＣＫ０が入力される
と、この信号に同期して、前述のようにメモリＭ１２の
データで表されるクロック信号発生パターンに対応した
クロック信号ＣＬＫが出力される。したがって、このパ
ルス発生器６０から出力されるクロック信号の出力タイ
ミングは、図１６，図４で表されるタイムチャートのク
ロック信号ＣＫ２の出力タイミングである。

【００６４】次にメモリＭ１３のセレクト端子Ｓ３がハ
イレベルになり、メモリＭ１３が選択されると、メモリ
Ｍ１３に格納されている８ビットのデータ「００１００
１００」がクロック信号発生器６０のメモリＬＭに転送
される。この場合、クロック信号ＣＫ０が入力される
と、この信号に同期して、前述のようにメモリＭ１３の
データで表されるクロック信号発生パターンに対応した
クロック信号ＣＬＫが出力される。したがって、このパ
ルス発生器６０から出力されるクロック信号の出力タイ
ミングは、図１６，図４で表されるタイムチャートのク
ロック信号ＣＫ３の出力タイミングである。

【００６５】次にメモリＭ１４のセレクト端子５４がハ
イレベルになり、メモリＭ１４が選択されると、メモリ
Ｍ１４に格納されている８ビットのデータ「０００１１
０００」がクロック信号発生器６０のメモリＬＭに転送
される。この場合、クロック信号ＣＫ０が入力される
と、この信号に同期して、前述のようにメモリＭ１４の
データで表されるクロック信号発生パターンに対応した
クロック信号ＣＬＫが出力される。したがって、このパ
ルス発生器６０から出力されるクロック信号の出力タイ
ミングは、図１６，図４で表されるタイムチャートのク
ロック信号ＣＫ４の出力タイミングである。

【００６６】図１５で示されるサーマルヘッドにおい
て、図１６で示されるタイムチャートに基づいて印画を
行った場合も、図６で示される印画画像が得られる。

【００６７】（実施例６）図１９は、本発明のさらに他
の実施例である印字装置のサーマルヘッドの電気的構成
を示す回路図である。このサーマルヘッドは、多数の発
熱抵抗体Ｒ１〜Ｒ２０４８と、複数の駆動回路６５で構
成されている。図１９においては、２５６個の発熱抵抗
体の個別電極２３が１つの駆動回路２２に接続されると
ともに、全ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通電
極ＶＨに共通接続されている。また、各駆動回路６５に
は、印画データＤＡＴＡ、選択信号ＳＥＬ１，ＳＥＬ
２、ストローブ信号ＳＴＢ、クロック信号ＣＬＫ、ラッ
チ信号ＬＡＴなどの各制御信号などが入力される。

【００６８】図２０は、図１９で示される駆動回路６５
の電気的構成を示す回路図である。この駆動回路５０
は、図２で示される駆動回路２０と類似し、対応する部
分には同一の記号を付す。この駆動回路６５と駆動回路
２０の異なる点は、駆動回路６５には、クロック信号発
生回路６６が設けられている。このクロック信号発生回
路６６では、図１７で示されるクロック信号発生回路５
５と回路構成・動作が同一なので説明は省略する。また
その他の部分については、図２で示される駆動回路と同
一なので説明は省略する。

【００６９】図２１は、図１９で示されるサーマルヘッ
ドを駆動した場合のタイムチャートである。全ての発熱
抵抗体の印画データに対応したクロック信号ＣＫ０にお
けるクロック信号ＣＫが印画データＤに同期して、連続
して出力される。その信号が前述のクロック信号発生回
路５５によって加工され、クロック信号ＣＫ１〜ＣＫ４
としてトリガ信号ＴＲＧに同期して出力される。その他
の信号の出力タイミングは、図３，図４で示されるタイ
ムチャートの出力タイミングと同一なので説明は省略す
る。

【００７０】図１９で示されるサーマルヘッドにおい
て、図２１で示されるタイムチャートに基づいて印画を
行った場合も、図６で示される印画画像が得られる。

【００７１】（実施例７）図２２は、本発明のさらに他
の実施例である印字装置のサーマルヘッドの電気的構成
を示す回路図である。このサーマルヘッドは、多数の発
熱抵抗体Ｒ１〜Ｒ２０４８と、複数の駆動回路７０で構
成されている。図１においては、２５６個の発熱抵抗体
の個別電極７１が１つの駆動回路２０に接続されるとと
もに、全ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通電極
ＶＨに共通接続されている。また、発熱抵抗体Ｒ１〜Ｒ
２０４８全体は、ブロックＢ１とブロックＢ２に分割さ
れ、対応するストローブ信号ＳＴＢ１とＳＴＢ２によっ
て選択駆動される。したがって、ブロックＢ１の各駆動
回路には、ストローブ信号ＳＴＢ１が入力され、ブロッ
クＢ２の各駆動回路には、ストローブ信号ＳＴＢ２が入
力される。また、各駆動回路７０には、印画データＤＡ
ＴＡ、クロック信号ＣＬＫ１〜ＣＬＫ４などの各制御信
号などが入力される。Ｂ１ブロックの各駆動回路７０に
は、選択信号ＳＥＬ１，ＳＥＬ２が入力され、Ｂ２ブロ
ックの各駆動回路７０には、選択信号ＳＥＬ３，ＳＥＬ
４が入力される。

【００７２】また、クロック信号発生回路２５ａには、
出力タイミングがそれぞれ異なるクロック信号ＣＬＫ１
〜ＣＬＫ４，選択信号ＳＥＬ１，ＳＥＬ２が入力され、
クロック信号発生回路２５ａからクロック信号ＣＬＫが
出力されてブロックＢ１の各駆動回路７０に与えられ
る。クロック信号発生回路２５ｂには、出力タイミング
がそれぞれ異なるクロック信号ＣＬＫ１〜ＣＬＫ４，選
択信号ＳＥＬ３，ＳＥＬ４が入力され、クロック信号発
生回路２５ｂからクロック信号ＣＬＫが出力されてブロ
ックＢ２の各駆動回路７０に与えられる。

【００７３】図２３は、駆動回路７０の一例の電気的構
成を示す回路図である。この駆動回路７０は、シリアル
データから成る印画信号Ｄ１を外部からのクロック信号
ＣＬＫに同期して転送することによって、所定ビット数
毎にパラレルデータに変換して出力するシフトレジスタ
ＳＲ１〜ＳＲ６４と、ストローブ信号ＳＴＢ（ストロー
ブ信号ＳＴＢ１およびストローブ信号ＳＴＢ２の総称）
が入力されているとき、シフトレジスタＳＲ１〜ＳＲ６
４からのデータを出力する駆動ゲート素子Ｇ１〜Ｇ６４
とを備えている。

【００７４】各駆動ゲート素子Ｇ１〜Ｇ６４には、各発
熱抵抗体を駆動するためのゲート素子Ｓ１〜Ｓ２５６が
４個ずつ並列に接続されており、たとえば駆動ゲート素
子Ｇ１にはゲート素子Ｓ１〜Ｓ４が接続されている。各
駆動ゲート素子Ｇ１〜Ｇ６４に接続された４個の各ゲー
ト素子Ｓ（ゲート素子Ｓ１〜Ｓ２５６の総称）は、選択
ゲート素子ＳＬ１〜ＳＬ４にそれぞれ共通接続され、こ
の選択ゲート素子ＳＬ１〜ＳＬ４と前述の駆動ゲート素
子Ｇ１〜Ｇ６４とによって選択され、その出力に開閉さ
れる。また、この選択ゲート素子ＳＬ１〜ＳＬ４は、選
択信号ＳＬ１，ＳＬ２の出力レベル（ハイレベルまたは
ローレベル）の組合わせによって選択され駆動される。

【００７５】ゲート素子Ｓ１〜Ｓ２５６は、スイッチン
グ素子Ｔ１〜Ｔ２５６を制御することによって、出力パ
ッドＤ１〜Ｄ２５６を介して各発熱抵抗体Ｒ１〜Ｒ２５
６に流れる電流を制御する。各発熱抵抗体の順番とゲー
ト素子の番号は対応しており、たとえば最端部から数え
てｋ番目（ｋは自然数）の発熱抵抗体は、図２で示され
るゲート素子ＳＬｋに接続されている。

【００７６】また、４個毎の発熱抵抗体を１つのグルー
プとして区分し、隣接する奇数番目と偶数番目の各グル
ープにおいて、奇数番目のグループの発熱抵抗体に対応
する選択ゲート素子Ｓの配列において、ゲート素子の番
号が昇順となっており、偶数番目のグループの発熱抵抗
体に対応する選択ゲート素子Ｓの配列において、ゲート
素子の番号が降順になっている。

【００７７】ここで、各グループのゲート素子Ｓは、配
列順に選択ゲート素子ＳＬ１〜ＳＬ４に共通接続され、
たとえば、ゲート素子Ｓ１とゲート素子Ｓ６が１番目の
選択ゲート素子ＳＬ１に、選択ゲート素子Ｓ２と選択ゲ
ート素子Ｓ７が２番目の選択ゲート素子ＳＬ２に、ゲー
ト素子Ｓ３とゲート素子Ｓ６が３番目の選択ゲート素子
ＳＬ３に、ゲート素子Ｓ４とゲート素子Ｓ５が４番目の
選択ゲート素子ＳＬ４に共通接続されている。

【００７８】さらに、この駆動回路７０では、ラッチ回
路を設けない代わりに、クロックゲートＣＧを設け、ス
トローブ信号ＳＴＢが活性状態（ローレベル）のとき、
クロック信号ＣＬＫの入力が阻止されるので、ストロー
ブ信号ＳＴＢによって一方のブロックの印画が行われて
いるとき、他方のブロックに印画データを入力すること
ができる。

【００７９】以上のようにこの駆動回路７０は、ラッチ
回路を設ける必要がなく、複数の発熱抵抗体が、１つの
シフトレジスタに共通接続されているので、シフトレジ
スタの数を大幅に削減することができる。これによって
この駆動回路７０の回路規模を大幅に縮小することがで
きる。

【００８０】次に、図２３の駆動回路７０が搭載された
サーマルヘッドの動作について、図２４のタイムチャー
トを参照しながら説明する。ブロックＢ１ならびにブロ
ックＢ２では、それぞれ４分割で１ライン分の印画を行
い、各ブロック合わせて、すなわち８分割で１ライン分
の印画を行う。ここで、ブロックＢ１の発熱抵抗体とブ
ロックＢ２の発熱抵抗体は、ストローブ信号ＳＴＢに同
期して交互に印画を行い奇数番目の印画データＤはブロ
ックＢ１の印画データであり、偶数番目の印画データＤ
はブロックＢ２の印画データである。選択ゲート素子Ｓ
Ｌ１〜ＳＬ４によって選択される発熱抵抗体に対応する
印画データを入力する手段として、印画すべき印画デー
タを予め加工する代わりに、発熱抵抗体の順番に対応す
る全ての印画データをそのままシリアルデータとして入
力している。

【００８１】次に、その印画データのうち、選択ゲート
素子ＳＬ１〜ＳＬ４によって選択される発熱抵抗体に対
応する印画データに同期するクロック信号ＣＬＫのみを
入力し、すなわち連続する印画データから必要とする印
画すべき印画データを選択してシフトレジスタに格納す
る。したがって、図２４で示される印画データＤは、全
て発熱抵抗体の順番に対応して出力されるデータであ
り、クロック信号ＣＫ１〜ＣＫ８は、印画すべき印画デ
ータに同期して出力される。

【００８２】クロック信号ＣＫ１，ＣＫ３，ＣＫ５，Ｃ
Ｋ７は、図２５で示されるように、Ｂ１ブロックのデー
タＤＢ１の中の印画すべき印画データに同期して出力さ
れ、クロック信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８は、
Ｂ２ブロックのデータＤＢ２の中の印画すべきデータに
同期して出力される。

【００８３】図２６は、クロック信号ＣＫ１〜ＣＫ８の
出力タイミングを示すタイミングチャートである。クロ
ック信号ＣＫ１，ＣＫ２は、各ブロックの最初の印画デ
ータから８ｎ＋１（ｎは自然数）番目、８（ｎ＋１）番
目の印画データに同期して出力され、クロック信号ＣＫ
３，ＣＫ４は、各ブロックの最初の印画データから８ｎ
＋２番目，８ｎ＋７番目の印画データに同期して出力さ
れ、クロック信号ＣＫ５，ＣＫ６は、各ブロックの最初
の印画データから８ｎ＋番目，８ｎ＋６番目の印画デー
タに同期して出力され、クロック信号ＣＫ７，ＣＫ８
は、各ブロックの最初の印画データから８ｎ＋４番目，
８ｎ＋５番目の印画データに同期して出力される。

【００８４】図１で示されるクロック信号発生回路２５
ａ，２５ｂは、前述のクロック信号ＣＫ１〜ＣＫ８を発
生させるためのクロック信号発生回路である。このクロ
ック信号発生回路２５ａ，２５ｂは、それぞれ図５で示
されるクロック信号発生回路２５と同一であり、回路構
成・動作内容について前述しているので、説明は省略す
る。したがって、図２４のタイミングチャートに示され
るように、選択信号ＳＥＬ１，選択信号ＳＥＬ２の出力
レベル（ハイレベルまたはローレベル）の組合わせによ
って、クロック信号発生回路２５ａから順次クロック信
号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７が選択され、出力さ
れる。また、選択信号ＳＥＬ３，選択信号ＳＥＬ４の出
力レベルの組合わせによって、クロック信号発生回路２
５ｂから順次クロック信号をＣＫ２，ＣＫ４，ＣＫ６，
ＣＫ８が選択され、出力される。

【００８５】図２７は、図２２で示されるサーマルヘッ
ドにおいて図２４で示されるタイミングチャートに基づ
いて印画を行った場合のブロックＢ１およびブロックＢ
２の印画画像である。ブロックＢ１では、クロック信号
ＣＫ１によって選択された印画データによる印画に続い
てクロック信号ＣＫ３によって選択された印画データ、
クロック信号ＣＫ５によって選択された印画データ、ク
ロック信号ＣＫ７によって選択された印画データによる
印画が紙送り方向に順次行われる。ブロックＢ２では、
クロック信号ＣＫ２によって選択された印画データによ
る印画に続いて、クロック信号ＣＫ４によって選択され
た印画データ、クロック信号ＣＫ６によって選択された
印画データ、クロック信号ＣＫ８によって選択された印
画データによる印画が、前述のブロックＢ１の印画と交
互に紙送り方向に順次行われる。

【００８６】したがって、図２７で示されるように蛇行
した形状のラインの印画画像が得られる。この印画画像
は、各ラインの印画において、印画ドットが平均して離
間しているので、部分的にスジ、かすみなどが発生する
ことはない。また、実際には、紙送り方向の発熱抵抗体
の長さは図２７に示した長さより充分に長いので、隣合
う印画ドットの隙間がほとんどなく、連続したラインと
して印画することができる。

【００８７】（実施例８）図２８は、本発明のさらに他
の実施例である印字装置のサーマルヘッドの電気的構成
を示す回路図である。このサーマルヘッドは、多数の発
熱抵抗体Ｒ１〜Ｒ２０４８と、複数の駆動回路７５で構
成されている。図２８においては、２５６個の発熱抵抗
体の個別電極７１が１つの駆動回路７５に接続されると
ともに、全ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通電
極ＶＨに共通接続されている。また、発熱抵抗体Ｒ１〜
Ｒ２０４８全体は、ブロックＢ１とブロックＢ２に分割
され、対応するストローブ信号ＳＴＢ１とＳＴＢ２によ
って選択駆動される。したがって、ブロックＢ１の各駆
動回路には、ストローブ信号ＳＴＢ１が入力され、ブロ
ックＢ２の各駆動回路には、ストローブ信号ＳＴＢ２が
入力される。また、各駆動回路７５には、印画データＤ
ＡＴＡ、クロック信号ＣＬＫ１〜ＣＬＫ４などの各制御
信号などが入力される。Ｂ１ブロックの各駆動回路７５
には、選択信号ＳＥＬ１，ＳＥＬ２が入力され、Ｂ２ブ
ロックの各駆動回路７５には、選択記号ＳＥＬ３，ＳＥ
Ｌ４が入力される。

【００８８】図２９は、図２８で示される駆動回路７５
の電気的構成を示す回路図である。この駆動回路７５
は、図２３で示される駆動回路７０と類似し、対応する
部分には同一の記号を付す。この駆動回路７５と駆動回
路７０の異なる点は、駆動回路７５には、クロック信号
発生回路７６が設けられている。このクロック信号発生
回路７６は、図５で示されるクロック信号発生回路２５
と回路構成・動作は同一なので説明は省略する。またそ
の他の部分については、図２３で示される駆動回路７０
と同一なので説明は省略する。

【００８９】図３０は、図２８で示されるサーマルヘッ
ドを動作させた場合のタイムチャートである。このタイ
ムチャートの印画データＤＡＴＡ，ストローブ信号ＳＴ
Ｂ１，ＳＴＢ２，選択信号ＳＥＬ１〜ＳＥＬ４の出力タ
イミングは、図２４で示されるタイムチャートと同一で
あるので、説明は省略する。

【００９０】また、クロック信号ＣＬＫ１〜ＣＬＫ４に
おけるクロック信号ＣＫ１〜ＣＫ４は、印画データＤの
うち、印画すべきデータに同期して出力される。ブロッ
クＢ１の駆動素子７５のクロック発生回路７６における
選択信号ＳＥＬ１，ＳＥＬ２の出力レベルの組合わせに
よって、ブロックＢ１の印画データに対応するクロック
信号ＣＫ１〜ＣＫ４がクロック信号発生回路７６によっ
て前述のように選択され、ＯＲゲート素子７７からシフ
トレジスタＳＲに出力される。ブロックＢ２の駆動素子
７５のクロック信号発生回路７６における選択信号ＳＥ
Ｌ３，ＳＥＬ４の出力レベルの組合わせによって、ブロ
ックＢ２の印画データに対応するクロック信号ＣＫ１〜
ＣＫ４がクロック信号発生回路７６によって前述のよう
に順次選択され、ＯＲゲート素子７７からシフトレジス
タＳＲに出力される。クロック信号ＣＫ１〜ＣＫ４の出
力タイミングは、図４で示されるので、説明は省略す
る。

【００９１】また、図２８で示されるサーマルヘッドに
おいて図３０で示されるタイムチャートに基づいて印画
を行った場合も、図２７で示される印画画像が得られ
る。

【００９２】（実施例９）図３１は、本発明のさらに他
の実施例である印字装置のサーマルヘッドの電気的構成
を示す回路図である。このサーマルヘッドは、多数の発
熱抵抗体Ｒ１〜Ｒ２０４８と、複数の駆動回路７０で構
成されている。図３１においては、２５６個の発熱抵抗
体の個別電極７１が１つの駆動回路７０に接続されると
ともに、全ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通電
極ＶＨに共通接続されている。また、発熱抵抗体Ｒ１〜
Ｒ２０４８全体は、ブロックＢ１とブロックＢ２に分割
され、対応するストローブ信号ＳＴＢ１とＳＴＢ２によ
って選択駆動される。したがって、ブロックＢ１の各駆
動回路には、ストローブ信号ＳＴＢ１が入力され、ブロ
ックＢ２の各駆動回路には、ストローブ信号ＳＴＢ２が
入力される。また、各駆動回路７０には、印画データＤ
ＡＴＡ、クロック信号ＣＬＫなどの各制御信号などが入
力される。Ｂ１ブロックの各駆動回路７０には、選択信
号ＳＥＬ１，ＳＥＬ２が入力され、Ｂ２ブロックの各駆
動回路７０には、選択信号ＳＥＬ３，ＳＥＬ４が入力さ
れる。

【００９３】また、クロック信号発生回路４０ａには、
クロック信号ＣＫ０，選択信号ＳＥＬ１，ＳＥＬ２が入
力され、クロック信号発生回路４０ａからクロック信号
ＣＬＫが出力されてブロックＢ１の各駆動回路７０に与
えられる。クロック信号発生回路４０ｂには、クロック
信号ＣＫ０，選択信号ＳＥＬ３，ＳＥＬ４が入力され、
クロック信号発生回路４０ｂからクロック信号ＣＬＫが
出力されて、ブロックＢ２の各駆動回路７０に与えられ
る。

【００９４】駆動回路７０は、図２３で示され、クロッ
ク信号発生回路４０ａ，４０ｂは、図１１で示されるク
ロック信号発生回路４０と同一である。したがって、そ
の各回路の構成・動作は、前述しているので、説明は省
略する。また、図３１のサーマルヘッドを駆動した場合
のタイムチャートは、図２４〜図２６で示されるタイム
チャートと同一であるので、説明は省略する。さらに、
図３１のサーマルヘッドにおいて図２４で示されるタイ
ムチャートに基づいて印画を行った場合も、図２７で示
される印画画像を得ることができる。

【００９５】（実施例１０）図３２は、本発明のさらに
他の実施例である印字装置のサーマルヘッドの電気的構
成を示す回路図である。このサーマルヘッドは、多数の
発熱抵抗体Ｒ１〜Ｒ２０４８と、複数の駆動回路８０で
構成されている。図１においては、２５６個の発熱抵抗
体の個別電極７１が１つの駆動回路８０に接続されると
ともに、全ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通電
極ＶＨに共通接続されている。また、発熱抵抗体Ｒ１〜
Ｒ２０４８全体は、ブロックＢ１とブロックＢ２に分割
され、対応するストローブ信号ＳＴＢ１とＳＴＢ２によ
って選択駆動される。したがって、ブロックＢ１の各駆
動回路には、ストローブ信号ＳＴＢ１が入力され、ブロ
ックＢ２の各駆動回路には、ストローブ信号ＳＴＢ２が
入力される。また、各駆動回路２０には、印画データＤ
ＡＴＡ、クロック信号ＣＬＫなどの各制御信号などが入
力される。Ｂ１ブロックの各駆動回路８０には、選択信
号ＳＥＬ１，ＳＥＬ２が入力され、Ｂ２ブロックの各駆
動回路８０には選択信号ＳＥＬ３，ＳＥＬ４が入力され
る。

【００９６】図３３は、図３２で示される駆動回路８０
の電気的構成を示す回路図である。この駆動回路８０
は、図２３で示される駆動回路７０と類似し、対応する
部分には同一の記号を付す。この駆動回路８０と駆動回
路７０の異なる点は、駆動回路８０には、クロック信号
発生回路８１が設けられている。このクロック信号発生
回路８１は、図１１で示されるクロック信号発生回路と
構成・動作が同一なので説明は省略する。また、その他
の部分については、図２３で示される駆動回路７０と同
一なので説明は省略する。

【００９７】図３４は、図３２で示されるサーマルヘッ
ドを動作させた場合のタイムチャートである。このタイ
ムチャートの印画デーＤＡＴＡ，ストローブ信号ＳＴＢ
１，ＳＴＢ２，選択信号ＳＥＬ１〜ＳＥＬ４の出力タイ
ミングは、図２４で示されるタイムチャートと同一であ
るので、説明は省略する。

【００９８】また、クロック信号ＣＫ１〜ＣＫ８は、図
３４で示されるように、印画データＤのうち、印画すべ
きデータに同期して出力される。ブロックＢ１の駆動素
子８０のクロック信号発生回路８１における選択信号Ｓ
ＥＬ１，ＳＥＬ２の出力レベルの組合わせによって、ブ
ロックＢ１の印画データに対応するクロック信号ＣＫ
１，ＣＫ３，ＣＫ５，ＣＫ７が順次クロック信号発生回
路８１によって前述のように順次発生され、ＯＲゲート
素子８２からシフトレジスタＳＲに出力される。ブロッ
クＢ２の駆動素子８２からシフトレジスタＳＲに出力さ
れる。ブロックＢ２の駆動素子８０のクロック信号発生
回路８１における選択信号ＳＥＬ３，ＳＥＬ４の出力レ
ベルの組合わせによって、ブロックＢ２の印画データに
対応するクロック信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８
がクロック信号発生回路８１によって前述のように順次
選択され、ＯＲゲート素子８２からシフトレジスタＳＲ
に出力される。クロック信号ＣＫ１〜ＣＫ８の出力タイ
ミングは、図２６で示されるので、説明は省略する。

【００９９】また、図３２で示されるサーマルヘッドに
おいて図３４で示されるタイムチャートに基づいて印画
を行った場合も、図２７で示される印画画像が得られ
る。

【０１００】（実施例１１）図３５は、本発明のさらに
他の実施例である印字装置のサーマルヘッドの電気的構
成を示す回路図である。このサーマルヘッドは、多数の
発熱抵抗体Ｒ１〜Ｒ２０４８と、複数の駆動回路７０で
構成されている。図３５においては、２５６個の発熱抵
抗体の個別電極７１が１つの駆動回路７０に接続される
とともに、全ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通
電極ＶＨに共通接続されている。また、発熱抵抗体Ｒ１
〜Ｒ２０４８全体は、ブロックＢ１とブロックＢ２に分
割され、対応するストローブ信号ＳＴＢ１とＳＴＢ２に
よって選択駆動される。したがって、ブロックＢ１の各
駆動回路には、ストローブ信号ＳＴＢ１が入力され、ブ
ロックＢ２の各駆動回路には、ストローブ信号ＳＴＢ２
が入力される。また、各駆動回路７０には、印画データ
ＤＡＴＡ、クロック信号ＣＬＫ、トリガ信号ＴＲＧなど
の各制御信号などが入力される。Ｂ１ブロックの各駆動
回路７０には、選択信号ＳＥＬ１，ＳＥＬ２が入力さ
れ、Ｂ２ブロックの各駆動回路７０には選択信号ＳＥＬ
３，ＳＥＬ４が入力される。

【０１０１】また、クロック信号発生回路５５ａには、
クロック信号ＣＫ０，トリガ信号ＴＲＧ，選択信号ＳＥ
Ｌ１，ＳＥＬ２が入力され、クロック信号発生回路５５
ａからクロック信号ＣＬＫが出力されてブロックＢ１の
各駆動回路７０に与えられる。クロック信号発生回路５
５ｂには、クロック信号ＣＫ０，トリガ信号ＴＲＧ，選
択信号ＳＥＬ３，ＳＥＬ４が入力され、クロック信号発
生回路５５ｂからクロック信号ＣＬＫが出力されて、ブ
ロックＢ２の各駆動回路７０に与えられる。

【０１０２】駆動回路７０は、図２３で示され、クロッ
ク信号発生回路５５ａ，５５ｂは、図１７で示されるク
ロック信号発生回路５５と同一である。したがって、そ
の各回路の構成・動作は、前述しているので、説明は省
略する。

【０１０３】図３６は、図３５で示されるサーマルヘッ
ドを駆動した場合のタイムチャートである。このタイム
チャートは、図２４で示されるタイムチャートと類似し
ている。このタイムチャートと、図２４で示されるタイ
ムチャートの異なる点は、このタイムチャートでは、ト
リガ信号ＴＲＧがクロック信号ＣＫ１〜ＣＫ８に同期し
て出力されている。トリガ信号ＴＲＧについては、前述
しているので説明は省略する。その他の信号の出力タイ
ミングについては、図２４〜図２６で示されるタイムチ
ャートの出力タイミングと同一なので説明は省略する。

【０１０４】また、図３５で示されるサーマルヘッドに
おいて、図３６で示されるタイムチャートに基づいて印
画を行った場合も、図２７で示される印画画像が得られ
る。

【０１０５】（実施例１２）図３７は、本発明のさらに
他の実施例である印字装置のサーマルヘッドの電気的構
成を示す回路図である。このサーマルヘッドは、多数の
発熱抵抗体Ｒ１〜Ｒ２０４８と、複数の駆動回路９０で
構成されている。図３７においては、２５６個の発熱抵
抗体の個別電極７１が１つの駆動回路９０に接続される
とともに、全ての発熱抵抗体Ｒ１〜Ｒ２０４８は、共通
電極ＶＨに共通接続されている。また、発熱抵抗体Ｒ１
〜Ｒ２０４８全体は、ブロックＢ１とブロックＢ２に分
割され、対応するストローブ信号ＳＴＢ１とＳＴＢ２に
よって選択駆動される。したがって、ブロックＢ１の各
駆動回路には、ストローブ信号ＳＴＢ１が入力され、ブ
ロックＢ２の各駆動回路には、ストローブ信号ＳＴＢ２
が入力される。また、各駆動回路２０には、印画データ
ＤＡＴＡ、クロック信号ＣＬＫなどの各制御信号などが
入力される。Ｂ１ブロックの各駆動回路７０には、選択
信号ＳＥＬ１，ＳＥＬ２が入力され、Ｂ２ブロックの各
駆動回路７０には選択信号ＳＥＬ３，ＳＥＬ４が入力さ
れる。

【０１０６】図３８は、図３７で示される駆動回路９０
の電気的構成を示す回路図である。この駆動回路９０
は、図２３で示される駆動回路７０と類似し、対応する
部分には同一の記号を付す。この駆動回路９０と駆動回
路７０の異なる点は、駆動回路９０には、クロック信号
発生回路９２が設けられている。このクロック信号発生
回路９０は、図１７で示されるクロック信号発生回路５
５と回路構成・動作が同一なので説明は省略する。ま
た、その他の部分については、図２３で示される駆動回
路７０と同一なので説明は省略する。また、参照符９１
で示される回路ブロックは、図１７の参照符６１で示さ
れる回路ブロックに対応する。

【０１０７】図３９は、図３７で示されるサーマルヘッ
ドを動作させた場合のタイムチャートである。このタイ
ムチャートの印画データＤＡＴＡ，ストローブ信号ＳＴ
Ｂ１，ＳＴＢ２，選択信号ＳＥＬ１〜ＳＥＬ４の出力タ
イミングは、図２４で示されるタイムチャートと同一で
あるので、説明は省略する。

【０１０８】また、図３９で示されるように、クロック
信号ＣＫ１〜ＣＫ４は、印画データＤのうち印画すべき
データに同期して出力され、トリガ信号ＴＲＧは、クロ
ック信号ＣＫ１〜ＣＫ４に同期して出力される。トリガ
信号ＴＲＧについては、前述しているので、説明は省略
する。

【０１０９】ブロックＢ１の駆動素子９０のクロック発
生回路９２における選択信号ＳＥＬ１，ＳＥＬ２の出力
レベルの組合わせによって、ブロックＢ１の印画データ
に対応するクロック信号ＣＫ１〜ＣＫ４がクロック信号
発生回路９２によって前述のように順次シフトレジスタ
ＳＲに出力される。ブロックＢ２の駆動素子９０のクロ
ック信号発生回路９２における選択信号ＳＥＬ３，ＳＥ
Ｌ４の出力レベルの組合わせによって、ブロックＢ２の
印画データに対応するクロック信号ＣＫ１〜ＣＫ４がク
ロック信号発生回路７６によってシフトレジスタＳＲに
出力される。クロック信号ＣＫ１〜ＣＫ４の出力タイミ
ングは、図２６で示されるので、説明は省略する。

【０１１０】また、図３７で示されるサーマルヘッドに
おいて図３９で示されるタイムチャートに基づいて印画
を行った場合も、図２７で示される印画画像が得られ
る。

【０１１１】

【発明の効果】以上詳細したように本発明によれば、シ
フトレジスタの数を大幅に縮小することができるので、
サーマルヘッドの駆動回路の規模を大幅に縮小すること
ができる。したがって、印字装置の小型化および製造コ
ストの低減化を図ることができる。

【０１１２】また本発明によれば、隣接する印画ドット
が連続した画像を得ることができるので、隣接する印画
ドットの離間に起因するかすれ、スジなどの発生を防止
することができる。これによって、印字装置の印画画像
の高画質化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である印字装置のサーマルヘ
ッドの電気的構成を示す回路図である。

【図２】駆動回路２０の電気的構成を示す回路図であ
る。

【図３】図１で示されるサーマルヘッドの駆動方法を説
明するためのタイムチャートである。

【図４】図３で示されるクロック信号ＣＫ１〜ＣＫ４の
内容を示すタイムチャートである。

【図５】クロック信号発生回路２５の回路図である。

【図６】図１で示されるサーマルヘッドによって得られ
る印画画像である。

【図７】本発明の他の実施例である印字装置のサーマル
ヘッドの電気的構成を示す回路図である。

【図８】駆動回路３２の電気的構成を示す回路図であ
る。

【図９】図７で示されるサーマルヘッドの駆動方法を説
明するためのタイムチャートである。

【図１０】本発明のさらに他の実施例である印字装置の
サーマルヘッドの電気的構成を示す回路図である。

【図１１】クロック信号発生回路４０の電気的構成を示
す回路図である。

【図１２】クロック信号発生器４６〜４９の電気的構成
を示す回路図である。

【図１３】本発明のさらに他の実施例である印字装置の
サーマルヘッドの電気的構成を示す回路図である。

【図１４】駆動回路５０の電気的構成を示す回路図であ
る。

【図１５】本発明のさらに他の実施例である印字装置の
サーマルヘッドの電気的構成を示す回路図である。

【図１６】図１５で示されるサーマルヘッドの駆動方法
を説明するためのタイムチャートである。

【図１７】クロック信号発生回路５５の電気的構成を示
す回路図である。

【図１８】メモリＭ１１〜Ｍ１４が付属したクロック信
号発生器６１の電気的構成を示す回路図である。

【図１９】本発明のさらに他の実施例である印字装置の
サーマルヘッドの電気的構成を示す回路図である。

【図２０】駆動回路６５の電気的構成を示す回路図であ
る。

【図２１】図１９で示されるサーマルヘッドの駆動方法
を説明するためのタイムチャートである。

【図２２】本発明のさらに他の実施例である印字装置の
サーマルヘッドの駆動方法を説明するためのタイムチャ
ートである。

【図２３】駆動回路７０の電気的構成を示す回路図であ
る。

【図２４】図２２で示されるサーマルヘッドの駆動方法
を説明するためのタイムチャートである。

【図２５】図２４で示されるクロック信号ＣＫ１〜ＣＫ
８の内容を示すタイムチャートである。

【図２６】図２４で示されるクロック信号ＣＫ１〜ＣＫ
８の内容を示すタイムチャートである。

【図２７】図２２で示されるサーマルヘッドによって得
られる印画画像である。

【図２８】本発明のさらに他の実施例である印字装置の
サーマルヘッドの電気的構成を示す回路図である。

【図２９】駆動回路７５の電気的構成を示す回路図であ
る。

【図３０】図２８で示されるサーマルヘッドの駆動方法
を説明するためのタイムチャートである。

【図３１】本発明のさらに他の実施例である印字装置の
サーマルヘッドの電気的構成を示す回路図である。

【図３２】本発明のさらに他の実施例である印字装置の
サーマルヘッドの電気的構成を示す回路図である。

【図３３】駆動回路８０の電気的構成を示す回路図であ
る。

【図３４】図３２で示されるサーマルヘッドの駆動方法
を説明するためのタイムチャートである。

【図３５】本発明のさらに他の実施例である印字装置の
サーマルヘッドの電気的構成を示す回路図である。

【図３６】図３５で示されるサーマルヘッドの駆動方法
を説明するためのタイムチャートである。

【図３７】本発明のさらに他の実施例である印字装置の
サーマルヘッドの電気的構成を示す回路図である。

【図３８】駆動回路９０の電気的構成を示す回路図であ
る。

【図３９】図３７で示されるサーマルヘッドの駆動方法
を説明するためのタイムチャートである。

【図４０】従来の印字装置のサーマルヘッドの電気的構
成を示す回路図である。

【図４１】従来の駆動回路９の電気的構成を示す回路図
である。

【図４２】図４０で示されるサーマルヘッドの駆動方法
を説明するためのタイムチャートである。

【符号の説明】２０，３２，５０，６５，７０，７５，８０，９０駆
動回路２３，７１個別電極２５，３３，４０，４０ａ，４０ｂ，５１，５５，５５
ａ，５５ｂ，７６，８１，９２クロック信号発生回路２６〜２９，４１〜４４，５６〜５９ＡＮＤゲート素
子３０，３４，４５，７２，８２ＯＲゲート素子４６〜４９，６０クロック発生器

Claims

【特許請求の範囲】

【請求項１】印画画素を構成する複数の発熱抵抗体
と、各発熱抵抗体に流れる電流を制御する複数のスイッチン
グ素子と、各スイッチング素子を開閉する複数のゲート素子と、シリアルデータから成る印画データをクロック信号に同
期して入力し、パラレルデータに変換するシフトレジス
タと、前記発熱抵抗体を予め定められた数ｎ（ただし、ｎは自
然数）毎の列グループに区分し、各列グループの発熱抵
抗体に対応するｎ個のゲート素子を共通接続し、外部か
らのストローブ信号によってシフトレジスタからの出力
を開閉する駆動ゲート素子と、複数の行グループの発熱抵抗体をゲート素子を介して共
通接続するｎ個の選択ゲート素子と、前記駆動ゲート素子へシフトレジスタからのデータが出
力されているとき、外部からの選択信号によって所定の
選択ゲート素子を駆動し、その選択ゲート素子にゲート
素子を介して共通接続された発熱抵抗体を時分割駆動す
る選択制御手段と、前記行グループの発熱抵抗体毎に対応するクロック信号
を発生させる複数のクロック信号発生手段と、前記選択制御手段によって、行グループの発熱抵抗体毎
に時分割駆動するとき、時分割駆動される発熱抵抗体に
対応する前記複数のクロック信号発生手段からのクロッ
ク信号を選択するクロック信号選択手段とを含むことを
特徴とする印字装置。
【請求項２】印画画素を構成する複数の発熱抵抗体
と、各発熱抵抗体に流れる電流を制御する複数のスイッチン
グ素子と、各スイッチング素子を開閉する複数のゲート素子と、シリアルデータから成る印画データをクロック信号に同
期して入力し、パラレルデータに変換するシフトレジス
タと、前記発熱抵抗体を予め定められた数ｎ（ただし、ｎは自
然数）毎の列グループに区分し、各列グループの発熱抵
抗体に対応するｎ個のゲート素子を共通接続し、外部か
らのストローブ信号によってシフトレジスタからの出力
を開閉する駆動ゲート素子と、複数の行グループの発熱抵抗体をゲート素子を介して共
通接続するｎ個の選択ゲート素子と、前記駆動ゲート素子へシフトレジスタからのデータが出
力されているとき、外部からの選択信号によって所定の
選択ゲート素子を駆動し、その選択ゲート素子にゲート
素子を介して共通接続された発熱抵抗体を時分割駆動す
る選択制御手段とを含むこと印字装置であって、前記行グループの発熱抵抗体毎に対応するクロック信号
を発生させるための複数のクロック信号発生パターンを
記憶する複数の記憶手段と、前記記憶手段のクロック信号発生パターンに基づいて、
クロック信号を発生する複数のクロック信号発生手段
と、前記選択制御手段によって行グループの発熱抵抗体毎に
時分割駆動するとき、時分割駆動される発熱抵抗体に対
応する前記複数のクロック信号発生手段からのクロック
信号を選択するクロック信号選択手段とを含むことを特
徴とするサーマルヘッド。
【請求項３】印画画素を構成する複数の発熱抵抗体
と、各発熱抵抗体に流れる電流を制御する複数のスイッチン
グ素子と、各スイッチング素子を開閉する複数のゲート素子と、シリアルデータから成る印画データをクロック信号に同
期して入力し、パラレルデータに変換するシフトレジス
タと、前記発熱抵抗体を予め定められた数ｎ（ただし、ｎは自
然数）毎の列グループに区分し、各列グループの発熱抵
抗体に対応するｎ個のゲート素子を共通接続し、外部か
らのストローブ信号によってシフトレジスタからの出力
を開閉する駆動ゲート素子と、複数の行グループの発熱抵抗体をゲート素子を介して共
通接続するｎ個の選択ゲート素子と、前記駆動ゲート素子へシフトレジスタからのデータが出
力されているとき、外部からの選択信号によって所定の
選択ゲート素子を駆動し、その選択ゲート素子にゲート
素子を介して共通接続された発熱抵抗体を時分割駆動す
る選択制御手段とを含むこと印字装置であって、前記行グループの発熱抵抗体毎に対応するクロック信号
を発生させるための複数のクロック信号発生パターンを
記憶する複数の記憶手段と、前記選択制御手段によって行グループの発熱抵抗体を時
分割駆動するとき、時分割駆動する発熱抵抗体に対応す
るクロック信号の発生パターンを記憶手段に記憶された
複数のクロック信号発生パターンから選択する発生パタ
ーン選択手段と、発生パターン選択手段によって選択されたクロック信号
発生パターンに基づいて、順次クロック信号を発生させ
るクロック信号発生手段とを含むことを特徴とするサー
マルヘッド。