JPH07101414B2 - 並列計算機 - Google Patents
並列計算機Info
- Publication number
- JPH07101414B2 JPH07101414B2 JP1314725A JP31472589A JPH07101414B2 JP H07101414 B2 JPH07101414 B2 JP H07101414B2 JP 1314725 A JP1314725 A JP 1314725A JP 31472589 A JP31472589 A JP 31472589A JP H07101414 B2 JPH07101414 B2 JP H07101414B2
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- circuits
- learning data
- circuit
- internal parameter
- retinal
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- Expired - Fee Related
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- 230000001537 neural effect Effects 0.000 claims description 45
- 230000002207 retinal effect Effects 0.000 claims description 28
- 210000001525 retina Anatomy 0.000 claims description 18
- 238000012986 modification Methods 0.000 claims description 9
- 230000004048 modification Effects 0.000 claims description 9
- 238000013528 artificial neural network Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000012935 Averaging Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は神経回路網膜式回路を構成する並列計算機に関
するものである。
するものである。
従来の技術 最近、並列計算機は複数の計算等を行なう目的で盛んに
利用されるようになってきた。この並列計算機は、例え
ば第２図に示す構成が知られている。以下第２図を参照
して従来の並列計算機について説明する。第２図は従来
の並列計算機を可撓に適用した場合の構成を示すブロッ
ク図である。第２図において、１はｎ個の学習データを
蓄えるメモリ、10はメモリに蓄えられたｎ個の学習デー
タから任意の１つを選び出す選択機、11は１入力ｍ出力
のスイッチ、12、13、14は外部から修正可能な内部パラ
メータを持ち、１個または複数の計算機により構成され
るｍ個の神経回路網膜式回路、15はｍ入力１出力のスイ
ッチ、９は入力されるデータを前記ｍ個の神経回路網膜
式回路に分配する分配機である。
利用されるようになってきた。この並列計算機は、例え
ば第２図に示す構成が知られている。以下第２図を参照
して従来の並列計算機について説明する。第２図は従来
の並列計算機を可撓に適用した場合の構成を示すブロッ
ク図である。第２図において、１はｎ個の学習データを
蓄えるメモリ、10はメモリに蓄えられたｎ個の学習デー
タから任意の１つを選び出す選択機、11は１入力ｍ出力
のスイッチ、12、13、14は外部から修正可能な内部パラ
メータを持ち、１個または複数の計算機により構成され
るｍ個の神経回路網膜式回路、15はｍ入力１出力のスイ
ッチ、９は入力されるデータを前記ｍ個の神経回路網膜
式回路に分配する分配機である。
以上のように構成された並列計算機について、以下にそ
の動作について説明する。ここで、ｍ個の学習データを
順にX1、……、Xm、ｍ個の神経回路網膜式回路を順にN
1、……、Nmとする。まず、ｍ個の学習データを蓄える
メモリ１から選択機10により学習データX1が選択され、
スイッチ11によりｍ個の神経回路網膜式回路の内のN1に
出力される。学習データX1を基に神経回路網膜式回路N1
が学習を行い、内部パラメータ修正量を求め、前記内部
パラメータ修正量をスイッチ15へ出力する。スイッチ15
は前記内部パラメータ修正量を分配機９を通して各神経
回路網膜式回路12、13、14に出力する。神経回路網膜式
回路12、13、14は内部パラメータ修正量を基に内部パラ
メータの修正を行う。以上の処理を、学習データX2、…
…、Xmと、神経回路網膜式回路N2、……、Nmを順に対応
させて行う。このようにして、メモリ１に蓄えられたｎ
個のデータから選択器10によりｍ個のデータを選択、各
神経回路網膜式回路12、13、14の内部パラメータの修正
という動作を繰り返すことにより、学習が進行し、内部
パラメータか順次修正されていく。
の動作について説明する。ここで、ｍ個の学習データを
順にX1、……、Xm、ｍ個の神経回路網膜式回路を順にN
1、……、Nmとする。まず、ｍ個の学習データを蓄える
メモリ１から選択機10により学習データX1が選択され、
スイッチ11によりｍ個の神経回路網膜式回路の内のN1に
出力される。学習データX1を基に神経回路網膜式回路N1
が学習を行い、内部パラメータ修正量を求め、前記内部
パラメータ修正量をスイッチ15へ出力する。スイッチ15
は前記内部パラメータ修正量を分配機９を通して各神経
回路網膜式回路12、13、14に出力する。神経回路網膜式
回路12、13、14は内部パラメータ修正量を基に内部パラ
メータの修正を行う。以上の処理を、学習データX2、…
…、Xmと、神経回路網膜式回路N2、……、Nmを順に対応
させて行う。このようにして、メモリ１に蓄えられたｎ
個のデータから選択器10によりｍ個のデータを選択、各
神経回路網膜式回路12、13、14の内部パラメータの修正
という動作を繰り返すことにより、学習が進行し、内部
パラメータか順次修正されていく。
発明が解決しようとする課題 しかし、以上の構成では、任意の１個の神経回路網膜式
回路が学習データについて処理を行っているとき、他の
（ｍ−１）個の神経回路網膜式回路は休止状態であるた
め、複数個の神経回路網膜式回路、つまり、神経回路網
を構成する複数庫の計算機を有効に使用できていないと
いう課題を有していた。このように、従来の神経回路網
膜式回路においては、与えられた一つの学習データ毎に
内部パラメータを修正する遂次処理が基本であり、多数
のデータの学習にはそのデータ数だけ学習を繰り返す必
要があり、学習速度が遅いという課題も有していた。
回路が学習データについて処理を行っているとき、他の
（ｍ−１）個の神経回路網膜式回路は休止状態であるた
め、複数個の神経回路網膜式回路、つまり、神経回路網
を構成する複数庫の計算機を有効に使用できていないと
いう課題を有していた。このように、従来の神経回路網
膜式回路においては、与えられた一つの学習データ毎に
内部パラメータを修正する遂次処理が基本であり、多数
のデータの学習にはそのデータ数だけ学習を繰り返す必
要があり、学習速度が遅いという課題も有していた。
本発明は上記課題に鑑み、複数の神経回路網膜式回路、
つまり、神経回路網を構成する複数個の計算機を有効に
使用できる構成を持つ並列計算機を提供するものであ
る。
つまり、神経回路網を構成する複数個の計算機を有効に
使用できる構成を持つ並列計算機を提供するものであ
る。
課題を解決するための手段 本発明は、ｎ個（ｎは２以上の整数）の学習データから
ｍ個（ｍは２以上ｎ以下の正の整数）の学習データを選
択して残りの（ｎ−ｍ）個の学習データは放置する手段
と、外部からの内部パラメータ修正量により修正可能な
内部パラメータを持ち、１個または複数個の計算機によ
り構成されるｍ個の神経回路網模式回路と、前記ｍ個の
学習データを前記ｍ個の神経回路網膜式回路に分配する
手段と、前記ｍ個の神経回路網膜式回路からの内部パラ
メータ修正量を集める手段と、集められた前記ｍ個の内
部パラメータ修正量の平均を求めることにより平均内部
パラメータ修正量を求める手段と、平均内部パラメータ
修正量を内部パラメータ修正量として前記ｍ個の神経回
路網膜式回路に分配する手段を設けたものである。
ｍ個（ｍは２以上ｎ以下の正の整数）の学習データを選
択して残りの（ｎ−ｍ）個の学習データは放置する手段
と、外部からの内部パラメータ修正量により修正可能な
内部パラメータを持ち、１個または複数個の計算機によ
り構成されるｍ個の神経回路網模式回路と、前記ｍ個の
学習データを前記ｍ個の神経回路網膜式回路に分配する
手段と、前記ｍ個の神経回路網膜式回路からの内部パラ
メータ修正量を集める手段と、集められた前記ｍ個の内
部パラメータ修正量の平均を求めることにより平均内部
パラメータ修正量を求める手段と、平均内部パラメータ
修正量を内部パラメータ修正量として前記ｍ個の神経回
路網膜式回路に分配する手段を設けたものである。
作 用 本発明は上記構成により、まず、ｎ個の学習データから
ｍ個の学習データが選択され、ｍ個の学習データがｍ個
の神経回路網膜式回路に出力され、次に、各神経回路網
膜式回路では、学習データに基づき内部パラメータ修正
量が求められる。内部パラメータ修正量を求める処理が
ｍ個の神経回路網膜式回路で同時に並列に行われるた
め、ｍ個の内部パラメータ修正量を得ることができる。
各神経回路網膜式回路から出力される内部パラメータ修
正量は集められ、それらを平均することによって平均内
部パラメータ修正量が求められる。次に、平均内部パラ
メータ修正量は各神経回路網膜式回路に出力され、各神
経回路網膜式回路において平均内部パラメータ修正量を
基に内部パラメータの修正が行われる。以上のように複
数の内部パラメータ修正量を複数の神経回路網膜式回路
を用いて同時に得ることが出来るため、複数の神経回路
網膜式回路、つまり、複数の神経回路網膜式回路を構成
する複数の計算機を効率よく使用することができる。
ｍ個の学習データが選択され、ｍ個の学習データがｍ個
の神経回路網膜式回路に出力され、次に、各神経回路網
膜式回路では、学習データに基づき内部パラメータ修正
量が求められる。内部パラメータ修正量を求める処理が
ｍ個の神経回路網膜式回路で同時に並列に行われるた
め、ｍ個の内部パラメータ修正量を得ることができる。
各神経回路網膜式回路から出力される内部パラメータ修
正量は集められ、それらを平均することによって平均内
部パラメータ修正量が求められる。次に、平均内部パラ
メータ修正量は各神経回路網膜式回路に出力され、各神
経回路網膜式回路において平均内部パラメータ修正量を
基に内部パラメータの修正が行われる。以上のように複
数の内部パラメータ修正量を複数の神経回路網膜式回路
を用いて同時に得ることが出来るため、複数の神経回路
網膜式回路、つまり、複数の神経回路網膜式回路を構成
する複数の計算機を効率よく使用することができる。
実施例 以下本発明の一実施例について説明する。
第１図は本発明の一実施例における並列計算機の構成を
示すブロック図である。第１図において、21はｎ個の学
習データを蓄えるメモリ、22はメモリに蓄えられたｎ個
の学習データからｍ個の学習データを選択する選択機、
23はｍ個の学習データをｍ個の神経回路網膜式回路へ出
力する分配機、24,25,26は１個または複数の計算機によ
り構成される神経回路網膜式回路、27はｍ個の神経回路
網膜式回路から出力される内部パラメータ修正量を集め
る収集機、28はｍ個の内部パラメータ修正量から平均パ
ラメータ修正量を求める平均機、29は平均パラメータ修
正量をｍ個の神経回路網膜式回路へ出力する分配機であ
る。
示すブロック図である。第１図において、21はｎ個の学
習データを蓄えるメモリ、22はメモリに蓄えられたｎ個
の学習データからｍ個の学習データを選択する選択機、
23はｍ個の学習データをｍ個の神経回路網膜式回路へ出
力する分配機、24,25,26は１個または複数の計算機によ
り構成される神経回路網膜式回路、27はｍ個の神経回路
網膜式回路から出力される内部パラメータ修正量を集め
る収集機、28はｍ個の内部パラメータ修正量から平均パ
ラメータ修正量を求める平均機、29は平均パラメータ修
正量をｍ個の神経回路網膜式回路へ出力する分配機であ
る。
以上のように構成された並列計算機について、以下その
動作を説明する。
動作を説明する。
まず、メモリ21に蓄えられたｎ個の学習データから、選
択機22によって任意のｍ個の学習データが選択される。
このとき、残りの（ｎ−ｍ）個のデータはそのままメモ
リ21に蓄えられている。前記選択されたｍ個の学習デー
タは分配機29によりｍ個の神経回路網膜式回路に１個ず
つ出力され、ｍ個の神経回路網膜式回路において学習デ
ータをもとに内部パラメータ修正量が求められ、ｍ個の
神経回路網膜式回路24,25,26から出力されるｍ個の内部
パラメータ修正量が収集機27により集められる。集めら
れたｍ個の内部パラメータ修正量は平均機28において平
均化され、平均内部パラメータ修正量が求められ、平均
内部パラメータ修正量は分配機29によりｍ個の神経回路
網膜式回路24,25,26に出力され、各神経回路網膜式回路
24,25,26において平均内部パラメータ修正量を基に内部
パラメータの修正が行われる。以上の処理を繰り返して
各神経回路網膜式回路24、25、26の学習が進行する。こ
の場合、選択機22でｎ個の学習データからｍ個を選択す
るしかたは特に定めないが、例えばｎ個全ての１回ずつ
用いるためには規則的、あるいは順番に選択するように
すればよい。学習を繰り返しながらｎ個から任意にｍ個
を選択する場合に、一度も選択されないデータがいくつ
か残ってしまったとしても、学習の精度の面から問題が
ない場合もある。
択機22によって任意のｍ個の学習データが選択される。
このとき、残りの（ｎ−ｍ）個のデータはそのままメモ
リ21に蓄えられている。前記選択されたｍ個の学習デー
タは分配機29によりｍ個の神経回路網膜式回路に１個ず
つ出力され、ｍ個の神経回路網膜式回路において学習デ
ータをもとに内部パラメータ修正量が求められ、ｍ個の
神経回路網膜式回路24,25,26から出力されるｍ個の内部
パラメータ修正量が収集機27により集められる。集めら
れたｍ個の内部パラメータ修正量は平均機28において平
均化され、平均内部パラメータ修正量が求められ、平均
内部パラメータ修正量は分配機29によりｍ個の神経回路
網膜式回路24,25,26に出力され、各神経回路網膜式回路
24,25,26において平均内部パラメータ修正量を基に内部
パラメータの修正が行われる。以上の処理を繰り返して
各神経回路網膜式回路24、25、26の学習が進行する。こ
の場合、選択機22でｎ個の学習データからｍ個を選択す
るしかたは特に定めないが、例えばｎ個全ての１回ずつ
用いるためには規則的、あるいは順番に選択するように
すればよい。学習を繰り返しながらｎ個から任意にｍ個
を選択する場合に、一度も選択されないデータがいくつ
か残ってしまったとしても、学習の精度の面から問題が
ない場合もある。
発明の効果 以上本発明によれば、ｎ個の学習データからｍ個の学習
データを選択し、ｍ個の学習データをｍ個の神経回路網
膜式回路で同時に計算することにより、複数の神経回路
網膜式回路を構成する複数の計算機で同時に計算するこ
とができ、計算の効率が向上する。
データを選択し、ｍ個の学習データをｍ個の神経回路網
膜式回路で同時に計算することにより、複数の神経回路
網膜式回路を構成する複数の計算機で同時に計算するこ
とができ、計算の効率が向上する。
本発明はこのように、神経回路網膜式回路の学習を複数
の神経回路網膜式回路で並列に進めることを可能にし、
複数個の学習データによる学習が同時に進行するので、
学習速度が著しく向上し、その効果は大きい。
の神経回路網膜式回路で並列に進めることを可能にし、
複数個の学習データによる学習が同時に進行するので、
学習速度が著しく向上し、その効果は大きい。
第１図は本発明の一実施例における並列計算機の構成を
示すブロック図、第２図は従来の並列計算機の構成を示
すブロック図である。 21……メモリ、22……選択機、23……分配機、24,25,26
……神経回路網膜式回路、27……収集機、28……平均
機、29……分配機。
示すブロック図、第２図は従来の並列計算機の構成を示
すブロック図である。 21……メモリ、22……選択機、23……分配機、24,25,26
……神経回路網膜式回路、27……収集機、28……平均
機、29……分配機。
フロントページの続き (72)発明者 斉藤 美恵 神奈川県川崎市多摩区東三田３丁目10番１ 号 松下技研株式会社内 (72)発明者 ▲吉▼田 邦夫 神奈川県川崎市多摩区東三田３丁目10番１ 号 松下技研株式会社内 (56)参考文献 特開 平１−237754（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ｎ個（ｎは２以上の整数）の学習データか
らｍ個（ｍは２以上ｎ以下の正の整数）の学習データを
選択して残りの（ｎ−ｍ）個の学習データは放置する手
段と、外部からの内部パラメータ修正量により修正可能
な内部パラメータを持ち、１個または複数個の計算機に
より構成されるｍ個の神経回路網膜式回路と、前記ｍ個
の学習データを前記ｍ個の神経回路網膜式回路に分配す
る手段と、前記ｍ個の神経回路網膜式回路から出力され
る内部パラメータ修正量を収集する手段と、前記ｍ個の
内部のパラメータ修正量の平均をとることにより平均内
部パラメータ修正量を求める手段と、前記平均内部パラ
メータ修正量を内部パラメータ修正量として前記ｍ個の
神経回路網膜式回路に分配する手段を具備してなる並列
計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314725A JPH07101414B2 (ja) | 1989-12-04 | 1989-12-04 | 並列計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314725A JPH07101414B2 (ja) | 1989-12-04 | 1989-12-04 | 並列計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175565A JPH03175565A (ja) | 1991-07-30 |
| JPH07101414B2 true JPH07101414B2 (ja) | 1995-11-01 |
Family
ID=18056821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1314725A Expired - Fee Related JPH07101414B2 (ja) | 1989-12-04 | 1989-12-04 | 並列計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101414B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866645A (en) * | 1987-12-23 | 1989-09-12 | North American Philips Corporation | Neural network with dynamic refresh capability |
-
1989
- 1989-12-04 JP JP1314725A patent/JPH07101414B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03175565A (ja) | 1991-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |