JPH07101848B2 - PLL circuit - Google Patents
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- JPH07101848B2 JPH07101848B2 JP62199875A JP19987587A JPH07101848B2 JP H07101848 B2 JPH07101848 B2 JP H07101848B2 JP 62199875 A JP62199875 A JP 62199875A JP 19987587 A JP19987587 A JP 19987587A JP H07101848 B2 JPH07101848 B2 JP H07101848B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PLL回路に係り、特にディジタルPLL回路に関
する。The present invention relates to a PLL circuit, and more particularly to a digital PLL circuit.
従来の装置としては、特開昭58−130630号に記載されて
いる装置が知られている。この装置を図示する第２図に
おいて、１は入力端子、２は位相比較器、３はローパス
フィルタ、４は電圧制御発振器（以下、VCOと略称す
る）、５はラッチ回路、７および９は排他的論理和回路
（以下、EORと略称する）、８は遅延回路、10はインバ
ーター、11および12は抵抗である。遅延回路８は、入力
端子に与えられる入力信号をVCOの出力信号（以下、ク
ロック信号と略称する）の１周期の時間だけ遅延した信
号を得る回路である。As a conventional device, the device described in JP-A-58-130630 is known. In FIG. 2 showing this device, 1 is an input terminal, 2 is a phase comparator, 3 is a low-pass filter, 4 is a voltage controlled oscillator (hereinafter abbreviated as VCO), 5 is a latch circuit, and 7 and 9 are exclusive. A logical OR circuit (hereinafter abbreviated as EOR), 8 is a delay circuit, 10 is an inverter, and 11 and 12 are resistors. The delay circuit 8 is a circuit that obtains a signal obtained by delaying an input signal supplied to the input terminal by a time of one cycle of an output signal of the VCO (hereinafter, abbreviated as clock signal).
このような装置によれば、周期のランダムな信号に対し
てPLL動作を行うことができるという特徴がある。According to such a device, a PLL operation can be performed on a signal having a random period.
しかし、PLLのキャプチャレンジについては考慮されて
いなかった。However, the capture range of the PLL was not considered.
上記従来技術は、PLLのキャプチャレンジの点について
配慮されておらず、PLLのキャプチャレンジを広く設定
した場合、入力信号と、クロック信号の同期がはずれる
という問題があった。The above-mentioned related art does not consider the capture range of the PLL, and there is a problem that the input signal and the clock signal are out of synchronization when the capture range of the PLL is set wide.
従来技術における入力信号とクロック信号の同期がはず
れた場合のあるタイミングチャートを第３図に示す。第
３図において（ｅ）〜（ｋ）の波形は第２図において同
符号を添えた部分の信号波形を示す。第３図で明らかな
ように、位相比較出力波形（ｋ）は、時刻T1からT2まで
の波形のくり返し波形となり、また、時刻T1からT2まで
の位相比較出力波形（ｋ）の直流成分は０となる。この
とき、上述した位相比較出力波形（ｋ）のくり返し周期
が、ローパスフィルタ３の時定数よりも小さくなる場合
には、PLLは疑似的に安定状態となってしまう。FIG. 3 shows a timing chart in the case where the input signal and the clock signal are out of synchronization in the prior art. Waveforms (e) to (k) in FIG. 3 show signal waveforms of the parts with the same reference numerals in FIG. As is evident in Figure 3, the phase comparison output waveform (k) from the time T 1 becomes repetitive waveform of the waveform of up to T 2, also the phase comparison output waveform from time T 1 to T 2 of the (k) The DC component becomes 0. At this time, if the repetition cycle of the phase comparison output waveform (k) described above becomes smaller than the time constant of the low-pass filter 3, the PLL becomes pseudo stable.
このように、PLLのキャプチャレンジを広く設定して入
力信号の周期TDと、クロック信号の周期TCKが ただし、ｍ＜n,m,n:1,2,3,… の関係にあり、位相比較出力波形のくり返し周期がロー
パスフィルタ４の時定数よりも短くなった場合には、PL
Lは疑似的に安定状態となってしまい、入力信号とクッ
ロク信号は同期しない。In this way, the capture range of the PLL is set wide and the period T D of the input signal and the period T CK of the clock signal are However, if the relation of m <n, m, n: 1,2,3, ... is satisfied and the repetition period of the phase comparison output waveform becomes shorter than the time constant of the low pass filter 4, PL
L becomes a pseudo stable state, and the input signal and the clock signal are not synchronized.
本発明の目的は、PLLのキャプチャレンジを広く設定し
ても入力信号に同期したクロックを安定に得ることがで
きるPLL回路を提供することにある。An object of the present invention is to provide a PLL circuit that can stably obtain a clock synchronized with an input signal even if the capture range of the PLL is set wide.
上記目的は、VCOにリセット回路を設け、入力信号とク
ロック信号が同期していない場合にVCOをリセットする
ことにより達成される。The above object is achieved by providing a reset circuit in the VCO and resetting the VCO when the input signal and the clock signal are not synchronized.
リセットパルスは、入力信号とクロック信号が同期して
いない場合に上記リセット回路に与えられ、VCOをリセ
ットする。それによって、ラッチ回路のラッチのタイミ
ングがずれ、位相比較出力信号の直流成分が変化するの
で、PLLは上述した疑似的な安定状態とはならない。The reset pulse is given to the reset circuit when the input signal and the clock signal are not synchronized, and resets the VCO. As a result, the latch timing of the latch circuit shifts and the DC component of the phase comparison output signal changes, so the PLL does not enter the pseudo stable state described above.
以下、本発明の一実施例を第１図により説明する。第１
図において、１は入力端子、２は位相比較器、３はロー
パスフィルタ、４はVCO、５はリセットパルス発生回路
である。VCO4はリセット回路を備えている。An embodiment of the present invention will be described below with reference to FIG. First
In the figure, 1 is an input terminal, 2 is a phase comparator, 3 is a low-pass filter, 4 is a VCO, and 5 is a reset pulse generation circuit. VCO4 has a reset circuit.
入力端子１に与えられた入力信号とクロック信号は位相
比較器２に与えられる。位相比較器２の出力信号はロー
パスフィルタ３を介してVCO4に与えられ、これらにより
PLL動作を行う。また、入力信号とクロック信号はリセ
ットパルス発生回路に与えられ、入力信号とクロック信
号とが同期していない場合にはリセットパルスをVCO4に
与えリセット動作を行う。The input signal and the clock signal given to the input terminal 1 are given to the phase comparator 2. The output signal of the phase comparator 2 is given to VCO4 through the low pass filter 3, and these are
Performs PLL operation. Further, the input signal and the clock signal are given to the reset pulse generating circuit, and when the input signal and the clock signal are not synchronized, the reset pulse is given to the VCO 4 to perform the reset operation.
本実施例では、位相比較器２には第４図に示す回路を用
い、VCO4には第５図に示す回路を用い、リセットパルス
発生回路５には第６図に示す回路を用いる。第４図にお
いて13,14および16は接続端子、15は加算回路であり、
他の第２図と同一符号のものは同一機能を示す。接続端
子13には入力信号を与え、接続端子14にはクロック信号
を与え、接続端子16は位相比較信号の出力端子でありロ
ーパスフィルタに接続する。本実施例では位相比較器は
従来技術と同様の動作を行う。In this embodiment, the circuit shown in FIG. 4 is used for the phase comparator 2, the circuit shown in FIG. 5 is used for the VCO 4, and the circuit shown in FIG. 6 is used for the reset pulse generation circuit 5. In FIG. 4, 13, 14 and 16 are connection terminals, and 15 is an adder circuit,
The same reference numerals as those in FIG. 2 indicate the same functions. An input signal is given to the connection terminal 13, a clock signal is given to the connection terminal 14, and a connection terminal 16 is an output terminal of the phase comparison signal and is connected to the low pass filter. In this embodiment, the phase comparator operates in the same manner as the prior art.
第５図は本実施例のVCO回路を示すものであり、17,18,1
9は接続端子、20は正側電源端子、21は負側電源端子、2
2,23,24,25,26,27,28,29,30,41はNPNトランジスタ、31,
32はダイオード、33,34,35,36,37,38,39,42は抵抗、40
は容量である。接続端子17にはローパスフィルタ３の出
力信号を与え、接続端子18にはリセットパルス発生回路
５の出力信号を与え、19はVCOの出力端子である。第５
図に示すVCO回路は、エミッタ結合形のVCOとして広く一
般に用いられているものに抵抗42、NPNトランジスタ41
から成るリセット回路を設けたものである。FIG. 5 shows a VCO circuit of this embodiment, which is 17,18,1.
9 is a connection terminal, 20 is a positive power supply terminal, 21 is a negative power supply terminal, 2
2,23,24,25,26,27,28,29,30,41 are NPN transistors, 31,
32 is a diode, 33, 34, 35, 36, 37, 38, 39, 42 are resistors, 40
Is the capacity. The connection terminal 17 is supplied with the output signal of the low-pass filter 3, the connection terminal 18 is supplied with the output signal of the reset pulse generation circuit 5, and 19 is an output terminal of the VCO. Fifth
The VCO circuit shown in the figure is a resistor 42 and an NPN transistor 41 that are widely used as emitter-coupled VCOs.
Is provided with a reset circuit.
第６図は本実施例のリセットパルス発生回路を示すもの
であり、43,44,45は接続端子、46はラッチ回路、47はAN
D回路、48はインバータ、49はNAND回路である。本実施
例では、リセットパルス発生回路は、入力信号の立下り
エッヂにおいてクロック信号がHiレベルにあるときにリ
セットパルスを発生する。FIG. 6 shows the reset pulse generating circuit of this embodiment, in which 43, 44 and 45 are connection terminals, 46 is a latch circuit, and 47 is AN.
D circuit, 48 is an inverter, and 49 is a NAND circuit. In this embodiment, the reset pulse generation circuit generates a reset pulse when the clock signal is at the Hi level at the falling edge of the input signal.
本実施例の動作を、第７図、第８図、第９図、第10図、
第11図により説明する。第７図乃至第11図において、
（ｅ），（ｆ），（ｇ），（ｈ），（ｉ），（ｌ），
（ｋ）は第１図および第４図において同符号を添えた部
分の信号波形を示し、（ｍ）は第１図および第６図にお
いて同符号を備えた部分の信号波形を示す。The operation of this embodiment will be described with reference to FIG. 7, FIG. 8, FIG. 9, FIG.
This will be described with reference to FIG. 7 to 11,
(E), (f), (g), (h), (i), (l),
(K) shows the signal waveforms of the portions with the same reference numerals in FIGS. 1 and 4, and (m) shows the signal waveforms of the portions with the same reference numerals in FIGS. 1 and 6.
本実施例では、入力信号の周期TDとクロック信号の周期
TCKの関係が TD＝nTCK n:2,3,… の場合に定常状態となる。第７図に、TD＝2TCKの関係で
定常状態にある場合のタイミングチャートを示す。ま
た、クロック信号の位相が入力信号の位相よりも進み位
相となった場合のタイミングチャートを第８図に、クロ
ック信号の位相が入力信号の位相よりも遅れ位相となっ
た場合のタイミングチャートを第９図に示す。In this embodiment, the period T D of the input signal and the period of the clock signal
A steady state is obtained when the relationship of T CK is T D = nT CK n: 2,3, .... FIG. 7 shows a timing chart in the steady state due to the relationship of T D = 2T CK . Further, FIG. 8 is a timing chart when the phase of the clock signal is ahead of the phase of the input signal, and FIG. 8 is a timing chart when the phase of the clock signal is behind the phase of the input signal. Shown in FIG.
クロック信号の位相が進み位相となった場合には位相比
較信号のパルス幅は狭くなり、それによってクロック信
号の位相を遅らせるように制御する。クロック信号の位
相が遅れ位相となった場合には位相比較信号のパルス幅
は広くなり、それによってクロック信号の位相を進める
ように制御する。When the phase of the clock signal becomes the advanced phase, the pulse width of the phase comparison signal becomes narrower, so that the phase of the clock signal is controlled to be delayed. When the phase of the clock signal becomes a delayed phase, the pulse width of the phase comparison signal becomes wider, and the phase of the clock signal is controlled to advance accordingly.
また、入力信号の周期TDとクロック信号の周期TCKの関
係が、クロック信号の周期が定常状態より短く、 の関係にある場合のタイミングチャートを第10図に示
す。この場合、位相比較出力は時刻T3からT4までの波形
のくり返しとなるが、位相比較信号の直流成分は定常状
態より小さくなる。それによってクロック信号の周期を
長くするように制御できる。In addition, the relationship between the cycle T D of the input signal and the cycle T CK of the clock signal is such that the cycle of the clock signal is shorter than the steady state, FIG. 10 shows a timing chart in the case of the above relationship. In this case, the phase comparison output has a repeated waveform from time T 3 to time T 4, but the DC component of the phase comparison signal is smaller than in the steady state. Thereby, it is possible to control so that the cycle of the clock signal is lengthened.
さらに、入力信号の周期TDとクロック信号の周期TCKの
関係が、クロック信号の周期が定常状態より長く、 の関係にある場合のタイミングチャートを第11図に示
す。このように、クロック信号の周期が定常状態よりも
長くなった場合には、位相比較信号の直流成分は大きく
なり、クロック信号の周期を短くするように制御でき
る。Furthermore, the relationship between the period T D of the input signal and the period T CK of the clock signal is such that the period of the clock signal is longer than the steady state, FIG. 11 shows a timing chart in the case of the above relationship. As described above, when the cycle of the clock signal becomes longer than the steady state, the DC component of the phase comparison signal becomes large, and the cycle of the clock signal can be controlled to be short.
このように本実施例によれば、PLLキャプチャレンジを
広く設定した場合でも入力信号に同期したクロック信号
を得ることができるという効果がある。As described above, according to the present embodiment, there is an effect that a clock signal synchronized with the input signal can be obtained even when the PLL capture range is set wide.
次に、本発明の他の実施例を第12図により説明する。第
12図はリセットパルス発生回路のみを示すものであり、
他は第一実施例と同一な回路を用いる。本実施例のリセ
ットパルス発生回路は、入力信号の立上りエッジおよび
立下りエッジにおいてクロック信号がHiレベルにあると
きにリセットパルスを発生する。Next, another embodiment of the present invention will be described with reference to FIG. First
Figure 12 shows the reset pulse generator circuit only,
Others use the same circuit as the first embodiment. The reset pulse generation circuit of this embodiment generates a reset pulse when the clock signal is at the Hi level at the rising edge and the falling edge of the input signal.
第12図において、50,53,55,56はNAND回路、51,54はイン
バータ、52はラッチ回路、他の第６図と同一符号のもの
は同一機能を示す。In FIG. 12, 50, 53, 55 and 56 are NAND circuits, 51 and 54 are inverters, 52 is a latch circuit, and the same reference numerals as those in FIG. 6 denote the same functions.
本実施例の動作を第13図乃至第17図により説明する。第
13図乃至第17図において（ｅ），（ｆ），（ｇ），
（ｈ），（ｉ），（ｌ），（ｋ），（ｍ）は第１図、第
４図，第５図，第12図において同符号を添えた部分の信
号波形を示す。The operation of this embodiment will be described with reference to FIGS. First
13 to 17, (e), (f), (g),
(H), (i), (l), (k), and (m) show the signal waveforms of the parts denoted by the same reference numerals in FIGS. 1, 4, 5, and 12.
本実施例では入力信号の周期TDとクロック信号の周期T
CKが TD＝nTCK n:2,3,4,… の関係にある場合に定常状態となる。TD＝2TCKの関係に
あり、定常状態にある場合のタイミングチャートを第13
図に示す。In this embodiment, the period T D of the input signal and the period T of the clock signal
The steady state is obtained when CK has the relationship of T D = nT CK n: 2,3,4, .... The timing chart for the case of steady state due to the relationship of T D = 2T CK
Shown in the figure.
本実施例において、クロック信号の位相が、入力信号の
位相よりも進み位相となった場合のタイミングチャート
を第14図に、示す。このようにクロック信号の位相が入
力信号の位相よりも進み位相となった場合には、位相比
較信号のパルス幅は狭くなり、クロック信号の位相を遅
らせるように制御する。FIG. 14 shows a timing chart in the case where the phase of the clock signal leads the phase of the input signal in this embodiment. In this way, when the phase of the clock signal leads the phase of the input signal, the pulse width of the phase comparison signal becomes narrower, and the phase of the clock signal is controlled to be delayed.
また、クロック信号の位相が、入力信号の位相よりも遅
れ位相となった場合のタイミングチャートを第15図に示
す。このように、クロック信号の位相が入力信号の位相
よりも遅れ位相となった場合には、位相比較信号のパル
ス幅は広くなり、クロック信号の位相を進めるように制
御する。FIG. 15 shows a timing chart when the phase of the clock signal is delayed from the phase of the input signal. In this way, when the phase of the clock signal is delayed from the phase of the input signal, the pulse width of the phase comparison signal becomes wider, and the phase of the clock signal is controlled to advance.
次に、入力信号の周期TDとクロック信号の周期TCKが、
クロック信号の周期が定常状態よりも短くなり、 の関係にある場合のタイミングチャートを第16図に示
す。このように、クロック信号の周期が定常状態よりも
短くなった場合には、位相比較信号のDCレベルは小さく
なり、クロック信号の周期を長くするように制御でき
る。Next, the period T D of the input signal and the period T CK of the clock signal are
The period of the clock signal becomes shorter than the steady state, FIG. 16 shows a timing chart in the case of the above relationship. As described above, when the cycle of the clock signal becomes shorter than that in the steady state, the DC level of the phase comparison signal becomes small, and the cycle of the clock signal can be controlled to be long.
また、入力信号の周期TDとクロック信号の周期TCKが、
クロック信号の周期が定常状態よりも長くなり、 TD＝1.5TCK の関係にある場合のタイミングチャートを第17図に示
す。この場合、位相比較出力は時刻T5からT6までのくり
返しとなるが、位相比較信号の直流成分は定常状態より
小さくなる。それによってクロックの周期を短くするよ
うに制御できる。In addition, the period T D of the input signal and the period T CK of the clock signal are
FIG. 17 shows a timing chart when the cycle of the clock signal is longer than that in the steady state and T D = 1.5T CK . In this case, the phase comparison output is repeated from time T 5 to time T 6, but the DC component of the phase comparison signal becomes smaller than in the steady state. As a result, the clock cycle can be controlled to be shortened.
以上のように本実施例によれば、PLLのキャプチャレン
ジを広く設定した場合でも入力信号に同期したクロック
信号を得ることができるという効果がある。As described above, according to this embodiment, there is an effect that a clock signal synchronized with an input signal can be obtained even when the capture range of the PLL is set wide.
本発明によれば、入力信号とクロック信号が同期してい
ない場合には電圧制御発振器をリセットできる。これに
よって、クロック信号の周期が定常状態のクロック信号
の周期よりも短い場合には電圧制御発振器の出力の周期
を長くし、クロック信号の周期が定常状態のクロック信
号の周期より長い場合には電圧制御発振器の出力の周期
を短くするように位相誤差信号を発生させることができ
る。According to the present invention, the voltage controlled oscillator can be reset when the input signal and the clock signal are not synchronized. This makes the output cycle of the voltage controlled oscillator longer when the cycle of the clock signal is shorter than the cycle of the steady-state clock signal, and the voltage when the cycle of the clock signal is longer than the cycle of the steady-state clock signal. The phase error signal can be generated so as to shorten the cycle of the output of the controlled oscillator.
このように、本発明によれば、PLLのキャプチャレンジ
を広く設定しても入力信号に同期したクロック信号を安
定に得ることができるという効果がある。As described above, according to the present invention, there is an effect that a clock signal synchronized with an input signal can be stably obtained even if the capture range of the PLL is set wide.
第１図は本発明の実施例を示すブロック図、第２図は従
来技術のブロック図、第３図は従来技術の動作を説明す
るタイミングチャート図、第４図，第５図，第６図は本
発明の一実施例の構成要素を示すブロック図、第７図，
第８図，第９図、第10図，第11図は本発明の一実施例の
動作を説明するタイミングチャート図、第12図は本発明
の他の実施例に用いるリセットパルス発生回路を示すブ
ロック図、第13図，第14図，第15図，第16図，第17図は
本発明の他の実施例の動作を説明するタイミングチャー
ト図である。 １……入力端子、２……位相比較器、３……ローパスフ
ィルタ、４……電圧制御発振器、５……リセットパルス
発生回路、6,46,52……ラッチ回路、7,9……排他的論理
和回路、10,48,51,54……インバータ、８……遅延回
路、11,12,33,34,35,36,37,38,39,42……抵抗、13,14,1
6,17,18,19,43,44,45……接続端子、15……加算器、20
……正側電源端子、21……負側電源端子、22,23,24,25,
26,27,28,29,30,41……NPNトランジスタ、31,32……タ
イオード、40……容量、47……AND回路、49,50,53,55,5
6……NAND回路。1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram of a conventional technique, FIG. 3 is a timing chart diagram for explaining the operation of the conventional technique, FIG. 4, FIG. 5, FIG. Is a block diagram showing components of an embodiment of the present invention, FIG.
FIGS. 8, 9, 10 and 11 are timing charts for explaining the operation of one embodiment of the present invention, and FIG. 12 shows a reset pulse generating circuit used in another embodiment of the present invention. Block diagrams, FIG. 13, FIG. 14, FIG. 15, FIG. 16, FIG. 17 and FIG. 17 are timing charts for explaining the operation of another embodiment of the present invention. 1 ... Input terminal, 2 ... Phase comparator, 3 ... Low-pass filter, 4 ... Voltage controlled oscillator, 5 ... Reset pulse generation circuit, 6,46,52 ... Latch circuit, 7,9 ... Exclusive Logical OR circuit, 10,48,51,54 …… inverter, 8 …… delay circuit, 11,12,33,34,35,36,37,38,39,42 …… resistor, 13,14,1
6,17,18,19,43,44,45 …… Connection terminal, 15 …… Adder, 20
…… Positive power supply terminal, 21 …… Negative power supply terminal, 22,23,24,25,
26,27,28,29,30,41 …… NPN transistor, 31,32 …… Teoode, 40 …… Capacitance, 47 …… AND circuit, 49,50,53,55,5
6 …… NAND circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 猪鼻 治行 埼玉県川越市山田字西町25番地１ パイオ ニア株式会社川越工場内 (72)発明者 土田 正美 埼玉県所沢市花園４丁目2610番地 パイオ ニア株式会社所沢工場内 (56)参考文献 特開 昭62−39919（ＪＰ，Ａ) 特開 昭59−43695（ＪＰ，Ａ) 特開 昭48−53656（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inoue Osamu Osamu, 25, Nishimachi Yamada, Kawagoe City, Saitama 1 Pioneer Co., Ltd. Kawagoe Factory (72) Inventor Masami Tsuchida 426-10 Hanazono, Tokorozawa, Saitama Prefecture Pioneer Tokorozawa Plant Co., Ltd. (56) Reference JP 62-39919 (JP, A) JP 59-43695 (JP, A) JP 48-53656 (JP, A)
Claims (4)
制御発振器とを有するPLL回路において、 入力信号と前記電圧制御発振器の出力信号との擬似同期
を検出する擬似同期検出回路と、当該擬似同期検出回路
からの出力信号に基づいて電圧制御発振器を強制的にリ
セットするリセット回路と、を設けたことを特徴とする
PLL回路。1. A PLL circuit having a phase comparator, a low-pass filter, and a voltage-controlled oscillator, and a pseudo-synchronization detection circuit for detecting pseudo-synchronization between an input signal and an output signal of the voltage-controlled oscillator, and the pseudo-synchronization circuit. And a reset circuit for forcibly resetting the voltage-controlled oscillator based on the output signal from the detection circuit.
PLL circuit.
電圧制御発振器の出力信号の周期Tckとの関係が、 TD＝２×（n/m）×Tck （但し、m,nは、ｍ＜ｎな自然数） となることを検出したときにリセットパルスを出力する
ように構成することを特徴とする特許請求の範囲第１項
記載のPLL回路。2. In the pseudo sync detection circuit, the relationship between the period T D of the input signal and the period T ck of the output signal of the voltage controlled oscillator is T D = 2 × (n / m) × T ck (however, m 2. The PLL circuit according to claim 1, wherein a reset pulse is output when it is detected that n is a natural number m <n.
おいて電圧制御発振器の出力信号がHighレベルにあると
きにリセットパルスを発生することを特徴とする特許請
求の範囲第１項もしくは第２項記載のPLL回路。3. The pseudo-synchronization detection circuit generates a reset pulse when the output signal of the voltage controlled oscillator is at a high level at the edge of the input signal, according to claim 1 or 2. The described PLL circuit.
おいて電圧制御発振器の出力信号がLowレベルにあると
きにリセットパルスを発生することを特徴とする特許請
求の範囲第１項乃至第３項の何れか一に記載のPLL回
路。4. The pseudo synchronization detection circuit generates a reset pulse when the output signal of the voltage controlled oscillator is at a low level at the edge of the input signal, as claimed in any one of claims 1 to 3. 2. The PLL circuit according to any one of 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199875A JPH07101848B2 (en) | 1987-08-12 | 1987-08-12 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199875A JPH07101848B2 (en) | 1987-08-12 | 1987-08-12 | PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444123A JPS6444123A (en) | 1989-02-16 |
| JPH07101848B2 true JPH07101848B2 (en) | 1995-11-01 |
Family
ID=16415074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62199875A Expired - Fee Related JPH07101848B2 (en) | 1987-08-12 | 1987-08-12 | PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101848B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4853656A (en) * | 1971-11-06 | 1973-07-27 | ||
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-
1987
- 1987-08-12 JP JP62199875A patent/JPH07101848B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6444123A (en) | 1989-02-16 |
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