JPH0710417Y2

JPH0710417Y2 - Ｃｐｕ処理装置

Info

Publication number: JPH0710417Y2
Application number: JP17069688U
Authority: JP
Inventors: 剛嗣和田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1988-12-30
Filing date: 1988-12-30
Publication date: 1995-03-08
Anticipated expiration: 2003-12-30
Also published as: JPH0292520U

Description

【考案の詳細な説明】［産業上の利用分野］本考案は、CPUを用いた処理装置に係り、更に詳しくはC
PU装置への電源供給を間欠して行なうことに特徴を有し
たものに関する。

［従来の技術］近時、高集積度のICが使用されるにつれて、CPUを用い
て制御を行なうCPU処理装置が広く使用されてきてい
る。第４図は、このようなCPU処理装置100の基本構成を
示したブロック図で、101はリセット端子REを有し、信
号処理を行なうCPU処理回路、102はCPU処理回路101から
伝送されるポート制御信号に応じてCPU処理回路101から
の制御データを入出力ポート102aを介して出力するとと
もに、外部からの制御データをCPU処理回路101に入力す
るI/Oポート、103はCPU処理回路101で実行されるプログ
ラムなどを記憶したROM、104はプログラム実行中のデー
タなどを記憶するRAM、105はCPU処理回路101のリセット
端子REにリセット信号を出力してリセット動作を行なう
CPUリセット回路であり、これら各部には電源回路部106
から電源電圧VCCが供給される構成とされている。

このような構成のCPU処理装置では、電源回路部106から
電源電圧VCCが供給された時点で、CPU処理回路101のリ
セット端子REが「Ｈ」レベルである場合は、プログラム
を実行するための指針であるプログラムカウンタが初期
設定値にない状態から電源の供給と同時にプログラムの
実行が開始されるため、CPU処理回路101が暴走してしま
う。このような不都合を避けるために、電源電圧VCCが
供給された時点ではCPUリセット回路105の出力レベルは
「Ｌ」レベルにして、CPU処理回路101に設けられた基準
クロック発振器（不図示）などの動作が安定してから、
CPUリセット回路105の出力レベルを「Ｈ」レベルにして
リセット信号を加えることにより、CPU処理回路101のプ
ログラムカウンタなどの初期設定を行い、この初期設定
が終了してからROM103に記憶されたプログラムに従って
プログラム処理が実行されるような構成とされるのが通
例である。つまり、CPU処理回路101の電源の供給時はリ
セット端子REを「Ｌ」レベルにしておき、時間の遅れを
持たせて「Ｈ」レベルにすることでリセット端子REに加
えられる電圧が電源電圧VCCの略1/2に達した時点でCPU
処理回路101のリセット動作が行なわれて安定動作期間
に入る。尚、CPU処理回路100のリセット端子REは、使用
されるCPUによって動作が異なり、リセット端子REが
「Ｌ」レベルであればCPU処理回路100のプログラムの実
行が停止しているものと、リセット端子REが「Ｌ」レベ
ルであっても電源供給時点のプログラムカウンタの値か
らプログラムを実行するものなどがあるが、いずれの場
合でもリセット端子REによってリセット動作を行なう
と、プログラムカウンタが初期設定されて、安定動作期
間に入る。

このようなリセット動作は、I/Oポート102についても必
要であり、CPU処理回路101のリセット動作が終了した後
に、プログラムによってCPU処理回路101からI/Oポート1
02のリセット端子（不図示）にリセット信号を伝送して
行なわれるのが通例となっている。

従って、CPU処理回路101およびI/Oポート102の双方のリ
セット動作が終了するまではCPU処理装置100は正常な信
号処理を行なわないので、出力される信号はプログラム
による制御とは無関係な異常信号となるが、通常、この
異常信号が出力される期間は数ミリ秒から数十ミリ秒と
短いことと、一度CPU処理回路101およびI/Oポート102の
リセット動作を行なえば、以後はプログラムに従って正
常な制御が行なわれるので、CPUを用いた処理装置で
は、必ず最初にリセット動作を行なうことによって、上
記の不都合を回避しているのが実状である。

ところで、このようなCPU処理装置100は、外部の制御回
路部からの制御データをI/Oポート102を通じてCPU処理
回路101に常時取り込んで信号処理を行い、処理された
信号をI/Oポート102を通じてリアルタイムに出力する制
御が行なわれる場合が多いが、このような制御とは異な
り、例えば数秒間の間隔毎に必要な制御を数十ミリ秒間
行い、次の制御までの期間は動作を休止するような制御
に使用される場合も多々ある。このような制御の場合に
は、数十ミリ秒間の制御が行なわれているとき以外は、
CPU処理装置100へ供給される電源が無駄に消費されるこ
とになる。

そこで、CPU処理回路101が動作を停止している期間は、
CPU処理装置100への電源の供給を遮断し、所定の時間の
後に再び電源を供給することを繰り返して行なうことに
より、省エネルギーを実現することが考えられる。この
ような省エネルギーを実現するために、例えば電源電圧
を各部に供給する電源回路部にタイマー回路を備え、CP
U処理回路による一連の信号処理動作が終了したときに
は、I/Oポートからタイマー回路に対してセット信号を
伝送して、タイマー回路によって所定の時間電源回路部
の電源の供給を遮断して、タイマー回路がタイムアップ
すると再び通電を開始するような構成が容易に考えられ
る。

しかしながら、このような構成のCPU処理装置では、電
源回路から電源の供給が開始されると、CPUリセット回
路のリセット信号によってCPU処理回路がリセットされ
るが、CPU処理回路のリセット動作が行なわれるまで
に、既にI/Oポートにも電源が供給されており、しかもI
/Oポートのリセット動作が行なわれていないので、入出
力ポートからは正常な出力信号が得られず、異常信号に
よってタイマー回路にセット信号が送出されて直ちに電
源回路からの電源の供給が遮断されるような誤動作が発
生し、タイマーがタイムアップして電源の供給が再開す
ると、再び誤動作を生じて電源が遮断されるような不都
合が生じるため、このような問題を解消し、間欠的な電
源供給を行なうことが可能な対策が待たれている。

［考案が解決しようとする課題］上記事情に鑑みて提案される本考案は、電源が通電され
てから、CPU処理回路が安定動作期間に入るまでの期間
は、I/Oポートの信号の入出力が遮断されることによっ
て、電源供給時の誤動作を防止し、CPU処理回路が一連
の必要な信号処理を行なった後に、タイマー回路を起動
して所定の時間だけ電源の供給を遮断し、タイマー回路
のタイムアップによって再び電源の通電を開始させる動
作を繰返して行い、もってCPU処理装置へ間欠的に電源
の供給を行なうことを可能にして、省エネルギーを実現
したCPU処理装置を提供することを目的としている。

また、同時に提案される本考案では、簡単な構成のCPU
リセット回路とI/Oポート制御回路とによって、上記動
作を実現した信頼性の高いCPU処理装置を提供すること
を目的としている。

［課題を解決するための手段］上記目的を達成するために提案される請求項１に記載の
本考案は、CPU処理回路と、該CPU処理回路により処理さ
れるプログラムを記憶したROMおよびデータを記憶するR
AMと、上記CPU処理回路から伝送されるポート制御信号
に応じて該CPU処理回路から外部の制御を行なうための
制御データを出力するとともに外部からの制御データを
上記CPU処理回路に入力するI/Oポートと、上記CPU処理
回路のリセット動作を行なうCPUリセット回路と、該リ
セット回路によって上記I/Oポートの信号の入出力を禁
止し、かつ解除させるI/Oポート制御回路と、上記各部
に電源を供給する電源回路および該電源回路の電源供給
の遮断時間を規定するタイマー回路を有した電源回路部
とを備えたCPU処理装置により、上記CPU処理回路に電源が供給された開始時から、上記C
PUリセット回路によって上記CPU処理回路がリセットさ
れるまでの期間を含む上記CPU処理回路の不安定動作期
間時には、上記I/Oポート制御回路を通じて上記CPUリセ
ット回路により上記I/Oポートの信号の入出力を禁止さ
せるとともに、上記CPU処理回路が安定動作期間に入っ
た後にその禁止状態を解除させてから、上記CPU処理回
路が制御に必要な一連の信号処理を行い、該信号処理が
終了すると上記CPU回路により上記I/Oポートを通じて上
記タイマー回路を起動して、上記電源回路の電源の供給
を遮断し、該タイマー回路がタイムアップした時点で上
記電源回路の電源供給を再開させる動作を繰り返し行な
う構成とされており、請求項２に記載の本考案は、上記CPUリセット回路が、
電源投入時に充電を開始し、電源の遮断時に放電するコ
ンデンサ充放電回路を備えて構成され、上記コンデンサ
の出力電圧が所定の充電レベルに達したときには、上記
CPU処理回路をリセット動作させ、上記コンデンサの出
力電圧が所定の充電レベルに達するまでの期間を含む上
記CPU処理回路の動作が不安定な期間は、上記I/Oポート
制御回路を通じて上記I/Oポートの信号の入出力を禁止
する構成とされている。

［作用］請求項１に記載の本考案では、電源回路部から各部に電
源が供給されたときから、CPUリセット回路によってCPU
処理回路がリセットされるまでの期間を含むCPU処理回
路の不安定動作期間では、I/Oポート制御回路を通じてC
PUリセット回路によりI/Oポートの信号の入出力が遮断
される。そして、上記CPU処理回路が安定動作期間に入
り、I/Oポート制御回路を通じてCPUリセット回路により
I/Oポートの信号の入出力の禁止が解除されると、上記C
PU処理回路はプログラムに従って制御に必要な一連の信
号処理を行なう。この信号処理が終了すると、CPU処理
回路からI/Oポートを通じてタイマー回路にセット信号
を送出してタイマーを起動する。そして、このタイマー
回路が起動されると、所定の時間だけ電源回路の電源の
供給を遮断し、タイマー回路がタイムアップすると、再
び電源回路から電源の供給を開始し、上記の動作を繰返
して行なうことによって、CPU処理装置に間欠的に電源
の供給が行なわれて、一連の必要な制御が行なわれる。

また、請求項２に記載の本考案では、電源回路から電源
が供給されると、CPUリセット回路のコンデンサ充放電
回路のコンデンサが抵抗を通じて充電されて端子電圧が
上昇し、コンデンサの端子電圧が上記CPU処理回路のリ
セットレベルに達すると、上記CPU処理回路のリセット
動作が行なわれる。一方、このコンデンサの端子電圧が
CPU処理回路のリセット電圧レベルに達しても、I/Oポー
ト制御回路のトランジスタはオンせず、コンデンサの端
子電圧がリセットレベルよりも更に高い所定レベルまで
充電されると、I/Oポート制御回路のトランジスタがオ
ンしてI/Oポートの信号の入出力の禁止を解除する。

［実施例］以下に、図面を参照して本考案の実施例を説明する。

第１図は、請求項１に記載の本考案のCPU処理装置Ａの
基本構成を示すブロック図で、図において１はリセット
端子REを備えたCPU処理回路であり、プログラムなどを
記憶したROM3およびデータなどを記憶するRAM4とそれぞ
れデータバス、アドレスバスで接続されている。また２
は複数の入出力ポート2a,2b,2c・・・と入出力制御端子
CSとを備えたI/Oポートで、CPU処理回路１からはこれら
の入出力ポート2a,2b・・・の制御を行なうポート制御
信号が伝送され、これらの入出力ポート2a,2b・・・を
通じて、必要な制御データが出力されるとともに、外部
からの制御データがCPU処理回路１に取り込まれて必要
な信号処理が行なわれる。また、７は電源回路7aとタイ
マー回路7bを備えた電源回路部であり、タイマー回路7b
がセット信号によって起動されると、そのタイマー出力
によって電源回路7aから各部への電源の供給を遮断し、
タイマーがタイムアップすると電源回路7aからの電源の
供給を再開する制御が行なわれる。また、５は抵抗R1,R
2及びコンデンサＣからなる充放電回路5aを備えたCPUリ
セット回路で、コンデンサＣの端子電圧がCPU処理回路
１のリセット端子REに入力される接続となっており、ま
た、６はトランジスタＱおよび抵抗R3,R4,R5からなるI/
Oポート制御回路で、トランジスタＱのコレクタがI/Oポ
ート２の入出力制御端子CSと接続されて、トランジスタ
Ｑがオフのときには抵抗R5を通じて「Ｈ」レベルの電圧
が入出力制御端子CSに加えられてI/Oポート２の信号の
入出力を禁止し、逆にトランジスタＱがオンすれば入出
力制御端子CSが「Ｌ」レベルになって、I/Oポート２の
信号の入出力の禁止が解除される（請求項２に対応）。

このような構成のCPU処理装置Ａの動作を、第２図に示
した各部の動作波形図を参照しながら説明すると、電源
回路部７の電源回路7aから電源電圧VCCの供給が開始す
ると、CPU処理装置Ａの各部に電源が供給されるととも
に、CPUリセット回路５では、コンデンサ充放電回路5a
の抵抗R1を通じてコンデンサＣを充電するので、コンデ
ンサの端子電圧はR1・Ｃの時定数で上昇する（第２図
（ａ），（ｂ）参照）。そして、コンデンサＣの端子電
圧が電源電圧VCCの略1/2のレベルに達するとCPU処理回
路１のリセット端子REを通じてCPU処理回路１のリセッ
ト動作が行なわれ、CPU処理回路１のプログラムカウン
タ（不図示）が初期設定されるとともに、データバスお
よびアドレスバスが信号を出力していない状態となって
安定動作期間に入る。

一方、CPUリセット回路５のコンデンサＣの端子電圧はI
/Oポート制御回路６にも同時に送出されており、抵抗R
3,R4で分圧されてトランジスタＱのベースに接続されて
いるが、コンデンサＣの端子電圧が略（1/2）・VCCに達
した時点ではトランジスタＱはオンせず、更にコンデン
サＣの端子電圧が上昇して所定レベルVI（コンデンサの
端子電圧を抵抗R3,R4で分圧したレベルが略0.6ボルトで
あるときのコンデンサの端子電圧レベル）以上になる
と、トランジスタＱがオンしてI/Oポート２の信号の入
出力制御端子CSを「Ｌ」レベルにしてI/Oポート２の信
号の入出力の遮断を解除する（第２図（ｃ），（ｄ）参
照）。

従って、CPU処理回路１のリセット動作が終了して安定
動作期間に入るまでは、I/Oポート２の信号の入出力が
禁止されているので、I/Oポート２から異常信号が出力
されることがなくなり、また、I/Oポート２の信号の入
出力の禁止が解除されたときには、CPU処理回路１は既
にリセット動作を完了して、プログラムに従ってI/Oポ
ート２に対してリセット信号を送出しているので、I/O
ポート２のリセット動作が直ちに行なわれるので、異常
信号を出力することが防止されることになる。

このようにして、CPU処理回路１が安定動作期間に入
り、I/Oポート２がリセットされると、CPU処理回路１で
はROM3に記憶されたプログラムに従って、一連の必要な
信号処理が行なわれる。尚、RAM4はプログラムの処理過
程に於けるデータなどの記憶に用いられる。そして、一
連のプログラム処理が終了すると、CPU処理回路１からI
/Oポート２に制御データを伝送して入出力ポート2cから
電源回路部７のタイマー回路7bにタイマーのセット信号
を出力させる（この処理もプログラムによって行なわれ
る）。

そして、タイマー回路7bがセット信号によって起動する
と、タイマー出力が電源回路7aに出力されて電源回路7a
から各部への電源の供給が遮断され、タイマー回路7bが
所定の時間の後にタイムアップすると再び電源回路7aか
らの電源の供給を開始して、以後は上記した動作を繰り
返して行なうことになる。

従って、上記構成のCPU処理装置Ａにより、CPU処理回路
１の一連の信号処理が終了した後は、電源の供給が一旦
停止され、タイマー回路7bによって所定時間の後に再び
電源の供給が再開される動作を繰り返して行なうので、
CPU処理回路１の信号処理が終了すると電源回路部７以
外の電源の供給を遮断して省エネルギーを実現可能とな
る。

尚、上記実施例は、CPU処理装置Ａに間欠的に電源の供
給を行っているが、このような間欠動作に限られず、常
時信号処理を行なう構成のCPU処理装置においても、電
源の供給時にI/Oポートから異常信号が出力されること
を防止できることは言うまでもない。

次に、第３図は、上記構成のCPU処理装置を、煙感知器
に適用した場合の構成を示したブロック図であり、図に
おいて煙感知器Ｃは、CPU処理装置Ａと煙検知部Ｂとで
構成されており、CPU処理装置ＡはI/Oポートの入出力ポ
ートの構成を除いて上記構成と同一であるので同一符号
を付して説明を簡略化している。

この種の煙感知器は、発光素子に受光素子を対向させて
配置し、発光素子から出力した変調された光信号を受光
素子で検知し、その検知レベルに基づいて、発光素子と
受光素子との間の感知領域（空間）の煙濃度を検知し
て、煙濃度が所定レベルに達したときに異常信号を出力
する構成とされており、この煙検知部Ｂは、発光素子駆
動回路8aおよび発光素子8bからなる発光部８と、受光素
子9a、受光信号増幅回路9b及びA/D変換回路9cからなる
受光部９とを有しており、発光素子駆動回路8aと受光信
号増幅回路9b及びA/D変換回路9cには電源回路7aから電
源が供給されるとともに、I/Oポート２の入出力ポート2
aから発光素子8aと受光信号増幅回路9bとには、各々同
期信号が送られて、発光素子8bが発光したときだけ受光
素子9aと受光信号増幅回路9bを動作させて受光信号を増
幅する、同期動作を行なう構成とされている。

このような構成の煙感知器Ｃでは、電源回路部７の電源
回路7aから電源が供給されると、CPU処理回路１がリセ
ットされてプログラムが実行され、まずI/Oポート２の
リセット端子REにリセット信号が出力されてI/Oポート
２の初期設定が行なわれる。このI/Oポート２の初期設
定が終了すると、ポート2aから発光素子駆動回路8aと受
光信号増幅回路9bに同期信号の伝送を行い、発光素子8b
から発せられる光を受光素子9bで受光して受光信号増幅
回路9bで増幅し、A/D変換回路9cでアナログ・デジタル
変換を行ない、そのデータをポート2b・・・を通じてI/
Oポート２からCPU処理回路１に伝送した後に同期信号の
伝送を停止する。そして、この受光信号をデジタル値に
変換したデータを信号処理することで煙濃度の判定が行
なわれ、煙濃度が異常と判断されたときには、I/Oポー
ト２の入出力ポート2cを通じて発報信号が出力される。
尚、図では示していないが、I/Oポート２から発報信号
が出力された場合には、電源回路7aに接続されている電
源供給線（不図示）を短絡するなどの方法で発報信号を
防災受信機側に伝送する方法が一般に用いられている。
一方、CPU処理回路１で煙濃度が異常でないと判断され
ると、再度同期信号を伝送してデータの処理を繰り返し
て所定回数だけ行い、所定回数のデータの信号処理が行
なって一連の信号処理が終了すると、最後にI/Oポート2
dからセット信号をタイマー回路7bに出力する。タイマ
ー回路7bではセット信号によってタイマーを起動し、電
源回路7aの電源の供給を遮断するので、各部への電源の
供給が遮断される。そして、タイマー回路7bのタイマー
がタイムアップすると、電源回路の電源の通電を再開し
て、上記工程を再び繰り返して行なうことにより、煙濃
度の監視を所定の時間間隔（本実施例では、数秒間の間
隔で数十ミリ秒の監視を行なっている）で間欠的に行な
うことにより、煙感知器の動作の信頼性を確保しながら
省エネルギーを実現している。

［考案の効果］請求項１に記載の本考案によれば、CPU処理装置への電
源の供給を間欠して行なうことができるので、省エネル
ギー実現し、信頼性の向上されたCPU処理装置が提供で
きる。

また、請求項２に記載の本考案によれば、簡単な構成の
CPUリセット回路で、CPU処理回路のリセット動作と、I/
Oポート制御回路の制御ができるので、省エネルギーを
実現し材料コストを低減したCPU処理装置が提供でき
る。

【図面の簡単な説明】

第１図は本考案のCPU処理装置の基本構成を示したブロ
ック図、第２図はそのCPUリセット回路およびI/Oポート
制御回路の動作を説明する波形図、第３図は本考案のCP
U処理装置を煙感知器に適用した場合の構成を示すブロ
ック図、第４図は従来のCPU処理装置の構成を示すブロ
ック図である。［符号の説明］Ａ……CPU処理装置１……CPU処理回路２……I/Oポート３……ROM ４……RAM ５……CPUリセット回路 5a……コンデンサ充放電回路６……I/Oポート制御回路７……電源回路部 7a……電源回路 7b……タイマー回路

Claims

【実用新案登録請求の範囲】

【請求項１】CPU処理回路と、該CPU処理回路により処理
されるプログラムを記憶したROMおよびデータを記憶す
るRAMと、上記CPU処理回路から伝送されるポート制御信
号に応じて該CPU処理回路から外部の制御を行なうため
の制御データを出力するとともに外部からの制御データ
を上記CPU処理回路に入力するI/Oポートと、上記CPU処
理回路のリセット動作を行なうCPUリセット回路と、該
リセット回路によって上記I/Oポートの信号の入出力を
禁止し、かつ解除させるI/Oポート制御回路と、上記各
部に電源を供給する電源回路および該電源回路の電源供
給の遮断時間を規定するタイマー回路を有した電源回路
部とを備えたCPU処理装置において、上記CPU処理回路に電源が供給された開始時から、上記C
PUリセット回路によって上記CPU処理回路がリセットさ
れるまでの期間を含む上記CPU処理回路の不安定動作期
間時には、上記I/Oポート制御回路を通じて上記CPUリセ
ット回路により上記I/Oポートの信号の入出力を禁止さ
せるとともに、上記CPU処理回路が安定動作期間に入っ
た後にはその禁止状態を解除させ、上記CPU処理回路が
制御に必要な一連の信号処理を終了させた後、上記CPU
回路により上記I/Oポートを通じて上記タイマー回路を
起動して上記電源回路の電源の供給を遮断し、該タイマ
ー回路がタイムアップした時点で上記電源回路の電源供
給を再開させる動作を繰り返し行なう構成としたことを
特徴とする、CPU処理装置。
【請求項２】上記CPUリセット回路が、電源投入時に充
電を開始し、電源の遮断時に放電するコンデンサ充放電
回路を備えて構成され、上記コンデンサの出力電圧が所
定の充電レベルに達したときには、上記CPU処理回路を
リセット動作させ、上記コンデンサの出力電圧が所定の
充電レベルに達するまでの期間を含む上記CPU処理回路
の不安定動作期間時には、上記I/Oポート制御回路を通
じて上記I/Oポートの信号の入出力を禁止する構成にし
たことを特徴とする、請求項１に記載のCPU処理装置。