JPH07105082A

JPH07105082A - 高速メモリシステム

Info

Publication number: JPH07105082A
Application number: JP5249066A
Authority: JP
Inventors: Yoshibumi Fujikawa; 義文藤川; Kiyokazu Nishioka; 清和西岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-05
Filing date: 1993-10-05
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】本発明は、DRAMで構成されたメモリバンクを複
数個用いたメモリシステムにおいて、効果的にページモ
ードアクセスを使用することにより、高速なメモリシス
テムを提供することにある。【構成】各バンク10〜13に一対一で対応した行アドレス
ラッチ50〜53を設け、前回アクセスの行アドレスである
ラッチの内容と今回アクセスの行アドレスを比較するコ
ンパレータ6を設ける。ラッチや比較は、対象のバンク
の対応するものだけが動作するように、バンクデコーダ
2によってバンクセレクト信号92を生成する。コンパレ
ータ6の結果によって、タイミングコントローラ4が、対
象のバンクメモリを制御し、ランダムアクセスモードま
たはページアクセスモードで、メモリをアクセスする。
アクセスの対象でないバンクメモリは、ページアクセス
モードが出来る状態を維持する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリの高速アクセスモードを有効に活用し、メ
モリに対して高速にアクセスできる、高速メモリシステ
ムに関する。

【０００２】

【従来の技術】従来、ダイナミックランダムアクセスメ
モリ（以下DRAMと略す）を用いたメモリシステムにおい
て高速にアクセスする技術に特開平３−２７８１４７号
公報に開示されたものがある。本従来技術は、DRAMのペ
ージモードを利用し、同一ページに対する連続アクセス
時、列アドレスのみを変更することで高速アクセスを実
現したものであり、ページサイズの異なるDRAMを用いた
構成においてページサイズに応じたページモード判定が
出来るようにしたものである。

【０００３】従来技術を図２に示し、具体的に説明す
る。

【０００４】図２は、本従来技術のDRAMメモリシステム
を示すブロック図である。

【０００５】同図において、10〜13は、DRAMバンクであ
る。これらのDRAMバンク10〜13は、バンクセレクト信号
920〜923で選択される。各バンクは、共通のRAMアドレ
ス93と、行アドレスストローブ信号(RAS)941と、列アド
レスストローブ信号(CAS)9420と、ライトイネーブル信
号(WE)943を入力として受けるが、バンクセレクト信号
がアクティブでなければCASは無効となる。

【０００６】911は、システムデータバスである。913
は、本DRAMメモリシステムに与えられたシステムアドレ
スであり、このアドレスは、バンクアドレス9131と行ア
ドレス9132と列アドレス9133とに分けて考えることがで
きる。バンクアドレス9131は、DRAMバンクを選択するア
ドレスである。

【０００７】行アドレス9132と列アドレス9133は、マル
チプレクスされて、DRAMに入力される。3は、行アドレ
ス9132と列アドレス9133を切り替えてDRAMバンクに与え
るマルチプレクサである。2は、バンクアドレス9131を
デコードし、DRAMバンク10〜13を選択するバンクセレク
ト信号920〜923を生成するバンクデコーダである。4
は、DRAMの動作モードを決定し、各部の動作タイミング
を制御する制御信号を生成するタイミングコントローラ
である。

【０００８】5は、行アドレスをラッチする回路を有す
る行アドレスラッチ部である。7は、アクセスしているD
RAMバンクのページサイズを検出するページサイズ情報
検出部である。6は、5にラッチされた行アドレスと、シ
ステムアドレス913に与えられた行アドレス9132を、ペ
ージサイズ情報検出部7からの情報を用いて、適切に比
較する回路を有するコンパレータである。

【０００９】DRAMのアクセス方式として通常のデータア
クセス方式であるランダムアクセス方式と、これより高
速にアクセスする方式であるページモード方式があるこ
とが知られている。ランダムアクセス方式の動作タイミ
ングを図３に、ページモードアクセス方式の動作タイミ
ングを図４に示す。なお、図中の信号名と符号は本文中
のものと一致する。図４のページモードアクセス方式は
RAS941をアクティブのままとし、CAS942をアクティブに
することでデータをアクセスする方式であり、毎回のア
クセスのたびにRASを上げ下げするランダムアクセス方
式に比べメモリセルのプリチャージ時間が不要なため、
アクセスに要するサイクル時間は短くなる。

【００１０】タイミングコントローラ4は、DRAMを制御
するRAS941とCAS9420とWE943を出力する。タイミングコ
ントローラ4は、また、マルチプレクスされたDRAMのRAM
アドレス93を切り換える切り換え信号MPX944をマルチプ
レクサ3へ出力し、行アドレスラッチ5に行アドレスをラ
ッチするための信号LATCH945を行アドレスラッチ5ヘ出
力する。タイミングコントローラは、DRAMのもつランダ
ムアクセスモードとページモードのどちらのモードでDR
AMをアクセスするかを決定し、それに合ったRAS941とCA
S9420を生成する。

【００１１】メモリシステムがアクセスされると、与え
られたシステムアドレス913のうちバンクアドレス9131
がバンクデコーダ2に入力される。バンクデコーダ2はバ
ンクセレクト信号920〜923の内の一本をアクティブに
し、DRAMバンクを選択する。

【００１２】行アドレス9132はコンパレータ6に入力さ
れる。コンパレータ6は、前回のアクセスの際に行アド
レスラッチ部5にラッチされた行アドレスと、アクセス
された行アドレスとを、ページサイズ情報検出部7から
の情報を用いて、適切なサイズで比較する。

【００１３】比較した結果、両者が不一致であったなら
ば、コンパレータ6はHIT信号96をインアクティブとする
（以下、ミスヒットと呼ぶ）。この場合、タイミングコ
ントローラは、DRAMがランダムアクセスモードで動作す
るべく各種制御信号を生成する。

【００１４】具体的にはタイミングコントローラ4は、R
AS941をインアクティブにし、同時に行アドレスラッチ5
に信号LATCH945を出力する。行アドレスラッチ5はこれ
を受けて行アドレス9132をラッチする。また、タイミン
グコントローラ4は、信号MPX944をマルチプレクサ3に出
力する。マルチプレクサ3は、信号MPX944を受け、行ア
ドレスをRAMアドレス93に出力する。RAS941は再びアク
ティブにされ、全てのDRAMバンクは、行アドレスを受け
取る。次にタイミングコントローラ4は信号MPX944を切
り換え、マルチプレクサ3はRAMアドレス93に列アドレス
9133を出力する。次にCAS9420がアクティブとなり、バ
ンクセレクト信号920〜923で選択されたメモリバンクの
メモリはアクセスされ、データバス911を通してデータ
の授受が行われる。データのアクセスが終了してもRAS9
41はアクティブのままとする。

【００１５】コンパレータ6による比較結果が一致した
場合、コンパレータ6はHIT信号96をアクティブにする
（以下、ヒットと呼ぶ）。この場合、DRAMはページモー
ドで動作可能となる。タイミングコントローラ4は、マ
ルチプレクサ3が列アドレス9133を出力可能なよう信号M
PX944を出力する。マルチプレクサ3は列アドレス9133を
RAMアドレス93に出力する。CAS9420はアクティブにな
り、バンクセレクト信号920〜923で選択されたDRAMは列
アドレスを受け取り、データのアクセスが行われる。こ
の際、RAS941は変化せず、アクティブ状態のままであ
る。

【００１６】図５は、DRAMの内部構成のブロック図であ
る。RAS941がアクティブになると、行アドレスがRAMア
ドレス93により入力され、行アドレスデコーダ803によ
りデコードされて一本のワード線805が選択される。こ
の同一ワード線上のビットにより、ページが構成され
る。もしDRAMが1024行×512列構成であるならば、8ビッ
トデータバスを構成すると、1ページは512バイトとな
る。本従来技術は、行アドレスが同じ、すなわち、同一
のページのメモリをDRAMの有するページモードにより高
速にアクセスすることが可能なよう構成したものであ
る。

【００１７】

【発明が解決しようとする課題】上記従来技術では、各
バンクごとに特定のページへのアクセスが繰り返される
ようなアクセスアドレスの列において、各バンク毎に適
切にページモードを使うという点で考慮されていない。
このため、従来技術では、毎回のアクセスの際に、全バ
ンクが同一のページをアクセスし、ヒットの確率が限定
されていた。

【００１８】例えば、ある計算機システムにおいて、プ
ログラムコードとスタックデータとその他２種類のデー
タ領域を交互にアクセスするような場合、それぞれのデ
ータ領域を別々のメモリバンクに割り当てると、図６に
示すようなアクセスアドレスの列になる。このアクセス
の列において、ある一つのバンクのみに注目すると、同
じ行アドレスが連続しているのでページモードアクセス
が可能であるにもかかわらず、実際には、各アクセスは
行アドレスが同じものが連続していないため、従来技術
では全てランダムアクセス方式でアクセスすることにな
る。

【００１９】本発明の課題は、図６に示すようなアクセ
スアドレスの列に対して、各バンク毎に高速なアクセス
モードが行えるように構成した高速メモリシステムを提
供することにある。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に、本発明はDRAMで構成したDRAMバンクと、上記DRAMバ
ンクにアクセスする番地を指定するアドレス情報と、上
記アドレス情報中の行アドレス情報をラッチする行アド
レスラッチ手段と、上記行アドレスラッチ手段に保持し
た前回のアクセスの際の行アドレス情報と今回のアクセ
スの行アドレス情報とを比較する行アドレス情報比較手
段と、上記行アドレス情報比較手段での比較結果により
DRAMの動作モードを決定し上記DRAMバンクを制御するメ
モリ制御手段とを備えたメモリシステムにおいて、各バ
ンク毎に行アドレス情報をラッチする行アドレスラッチ
手段と、各バンクに応じてラッチされた行アドレス情報
と今回のアクセスの行アドレス情報を比較できるように
構成した行アドレス情報比較手段と、アクセス対象のバ
ンクのみをアクセス出来るようにし、アクセス対象でな
いバンクは状態を維持するメモリ制御手段とを設けたも
のである。

【００２１】

【作用】上記行アドレス情報は、上記バンクアドレス情
報により決定されアクセスされるDRAMバンクに一対一に
対応する上記行アドレスラッチ手段に、メモリ制御手段
からのラッチ信号によってラッチされる。

【００２２】上記行アドレス情報比較手段は、上記バン
クアドレス情報により決定されアクセスされるDRAMバン
クに一対一に対応する上記行アドレスラッチ手段が保持
している行アドレス情報と、今回のアクセスの行アドレ
ス情報を比較し、この結果をメモリ制御手段に伝達す
る。

【００２３】メモリ制御手段は上記比較結果を受け、DR
AMの動作決定し、上記バンクアドレス情報により決定さ
れアクセスされるDRAMバンクを制御する制御信号を出力
する。アクセス対象でないDRAMバンクは、次回のアクセ
スの際に高速アクセスモードが行なえるように、その時
の状態を維持する。上記比較手段によって比較が一致し
た場合は、アクセス対象のDRAMバンクを高速なアクセス
モードでアクセスする。比較が一致しない場合は、アク
セス対象のDRAMバンクを通常のアクセスモードでアクセ
スし、行データバッファのデータが有効な状態を保つ。

【００２４】

【実施例】以下、本発明の一実施例を説明する。本実施
例は、本発明のメモリシステムを図７に示すような電子
計算機の主記憶DRAMシステム895に用いた例であり、こ
のメモリシステムの内部構成のブロック図を図１に基づ
いて説明する。

【００２５】本発明は、複数のDRAMバンクにより構成さ
れ、各バンクに一対一に対応する行アドレス情報をラッ
チする手段と、アクセスするバンクに対応するラッチ手
段の保持している情報とアクセスの行アドレスとを比較
する行アドレス情報比較手段と、アクセスの対象のバン
クのみをアクセスし他のバンクを高速アクセスモードが
行なえる状態を保つように制御するタイミング制御手段
とを持つ、高速メモリシステムを提供するものである。

【００２６】本実施例は、図８に示すように、1024行×
512列×8ビットのDRAMメモリ一個づつからなるDRAMバン
クを、4つ用いた構成になっているとする。

【００２７】CPU891が本メモリシステム895をアクセス
し、システムアドレスA20〜0913がメモリシステムに入
力される。ただし、本実施例では、システムアドレスは
A0〜A20の21ビット幅であり、A0側が下位ビットでA20側
が上位ビットであるとする。そのうち、バンクアドレス
9131はA20〜A19であり、行アドレス9132はA18〜A9であ
り、列アドレス9133はA8〜A0である。

【００２８】システムアドレス913のうち、DRAMバンク
を選択するアドレスであるバンクアドレス9131が、バン
クデコーダ2に入力され、バンクデコーダ2はこれをデコ
ードし、バンクセレクト信号92を生成し、アクセスされ
たDRAMバンクと、それに対応する行アドレスラッチ手段
を選択する。各バンクには共通のRAMアドレス93と、行
アドレスストローブ(RAS)9410と、列アドレスストロー
ブ(CAS)9420と、ライトイネーブル(WE)943が与えられる
が、図８に示すように、バンクセレクト信号920〜923が
アクティブで無ければ、DRAMバンク内のゲート808はRAS
941をアクティブに保ち、ゲート809はCAS942をインアク
ティブにすることで、そのバンクへのアクセスを無効と
して扱い、ページモードが行なえる状態を保つ。タイミ
ングコントローラ4は、DRAMに対するRAS9410と、CAS942
0と、WE943と、マルチプレクスされたDRAMのRAMアドレ
ス93を切り換えるマルチプレクサ3への切り換え信号MPX
944及び、列アドレスラッチのラッチ信号LATCH945を、
発生する。

【００２９】DRAMの動作モードは、ランダムアクセスモ
ードと、ページモードの二種類であり、モードの決定は
タイミングコントローラ4が行うことは従来技術と同様
である。

【００３０】バンクセレクト信号92は、各バンクに対応
したラッチ手段に保持された情報を使用して行アドレス
情報の比較を行うために、行アドレス情報ラッチ部5に
入力される。

【００３１】行アドレスラッチ部5は、行アドレスのビ
ット数分である10ビットで一組のラッチを構成し、それ
をバンク数分の4組から構成される。それぞれのラッチ
には、共通の入力データと出力データとラッチ信号と、
それぞれのセレクト信号が与えられる。ラッチは、セレ
クト信号がアクティブの時のみラッチ動作やデータ出力
を行い、インアクティブの場合はラッチされたデータの
保持のみを行う。入力データには行アドレス9132が与え
られ、出力データ95はコンパレータ6に出力され、ラッ
チ信号にはタイミングコントローラ4からのLATCH信号94
5が与えられる。セレクト信号には、バンクデコーダ2か
らのバンクセレクト信号920〜923がそれぞれ与えられ
る。

【００３２】コンパレータ6は、行アドレス9132のビッ
ト数分である10ビット分の比較器である。二つの入力に
はそれぞれ、行アドレス9132と、行アドレスラッチ部5
の出力95が与えられる。コンパレータ6は、二つのデー
タを比較し、一致したならば（ヒット）HIT信号96をア
クティブにし、一致しない場合（ミスヒット）はインア
クティブにする。

【００３３】これによって、DRAMバンクに一対一に対応
したラッチに行アドレスがラッチでき、また、その内容
をコンパレータで比較することができる。

【００３４】タイミングコントローラ4は、HIT信号96を
受け、DRAMの各制御信号を出力する。以下、図９のタイ
ミングチャートに基づいて、DRAMの各制御信号のタイミ
ングを説明する。

【００３５】ミスヒットの場合、タイミングコントロー
ラ4は、RAS9410をインアクティブにする。これによっ
て、バンクセレクト信号92によって選択されたアクセス
されるDRAMバンクのRAS941がインアクティブになり、プ
リチャージが行われる。次いで、タイミングコントロー
ラ4は、マルチプレクサ3に行アドレス9132を出力するよ
うにMPX信号944を出力し、RAMアドレス93にシステムア
ドレスから得た行アドレスを与える。そして、タイミン
グコントローラ4はRAS9410を再びアクティブとする。こ
の際、行アドレスラッチ部5にラッチ信号LATCH945を出
力し、バンクセレクト信号92によって選択されたラッチ
手段に、行アドレスをラッチする。ここでラッチした行
アドレスは、次回のメモリシステムへのアクセス時のヒ
ット判定に使用される。

【００３６】続けてタイミングコントローラ4は、マル
チプレクサ3に列アドレスを出力するようにMPX信号944
を出力し、RAMアドレス93にシステムアドレスから得た
列アドレスを与える。そして、タイミングコントローラ
4はCAS9420をアクティブにする。これによって、バンク
セレクト信号92によって選択されたアクセスされるＤＲ
ＡＭバンクのＣＡＳのみがアクティブになり、目的のメ
モリはアクセスされ、データバス911を通してデータの
授受が行われる。データのアクセスが終了するとCAS942
0をインアクティブにし、RAS9410はアクティブのままに
する。

【００３７】ヒットの場合、DRAMはページモードで動作
可能となる。タイミングコントローラ4は、マルチプレ
クサ3が列アドレスを出力可能なようMPX信号944を出力
し、RAMアドレスにシステムアドレスから得た列アドレ
スを与える。そして、タイミングコントローラ4はCAS94
20をアクティブにする。これによって、バンクセレクト
信号92によって選択されたアクセスされるDRAMバンクの
CASのみがアクティブになり、目的のメモリはアクセス
され、データバス911を通してデータの授受が行われ
る。データのアクセスが終了するとCAS9420をインアク
ティブにし、RAS9410はアクティブのままにする。

【００３８】21ビットのシステムアドレスを、バンクア
ドレスと行アドレスと列アドレスとに分割する方法に
は、上記に延べた方法を含めて、例えば図１０のような
ものが考えられる。第一の方法ではバンク内のページが
連続し、第二の方法では連続するページが異なるバンク
に割り当てられる。第一の方法の場合、プログラムやデ
ータの各セグメントを各バンクに割り当てる事で、各セ
グメントへのシーケンシャルなアクセスに対して、効率
的にページアクセスが行える。第二の方法の場合、一般
的なプログラムやデータのアクセスに対して、ページモ
ードがちょうど４エントリのダイレクトマッピングキャ
ッシュのように働く。

【００３９】本実施例によれば、DRAMバンク毎にページ
モードを制御できるように構成されている。これによ
り、最適なページモード制御ができ、効率良くページモ
ードを使えるメモリシステムを実現できる。

【００４０】本実施例では、特定のページサイズ、バン
クサイズ、バンク数、データワードサイズで構成した
が、それらが異なっても、それに合わせて、アドレス情
報の割当や、行ラッチのビット数、ラッチ数、コンパレ
ータのビット数、デコーダを適切に用意することで、対
応できる。

【００４１】また、従来例のように、チップサイズ検出
部を設けてチップサイズに応じてコンパレータの比較ビ
ット数を変化させる事で、異なるページサイズやバンク
サイズをもつDRAMバンクを混合して構成することもでき
る。

【００４２】その他、DRAMにシンクロナスDRAMのような
パルスRASを用いた場合や、ページモード以外の同様な
高速メモリアクセスモードに対しても、タイミングコン
トローラとRAS信号とCAS信号に設けたゲートを若干変更
する事で、対応できる。

【００４３】

【発明の効果】本発明によれば、複数のDRAMバンクによ
り構成されたシステムにおいて、DRAMバンク毎に最後に
アクセスした行アドレスを覚えておき、ページモードを
DRAMバンク毎に制御できるように構成されているので、
アクセス効率の良い高速DRAMメモリシステムを構築する
ことができる。

【００４４】例えば、図６に示すアクセスアドレス列に
対して、従来技術では、10回のアクセス全て遅いランダ
ムアクセスモードでアクセスしなければならない。本発
明を用いると、10回の内の6回は高速なページアクセス
モードを使用できる。メモリ素子として、日立製作所製
のDRAMのHM514800-7を使用した場合、ランダムアクセス
モードには約140ns、ページアクセスモードには約60ns
かかる。この素子を用いると図６のアクセスアドレス列
の全体で、従来技術の場合約1400nsになり、本発明の場
合約920nsとなる。結果、全体で約1.5倍、高速にアクセ
スできる。

【００４５】DRAMのページモードのヒット率は、キャッ
シュ問題と同様に考えることができる。従来の構成では
ダイレクトマッピングで１エントリのキャッシュと考え
られ、本発明の構成はダイレクトマッピングでｎエント
リのキャッシュと考えられる。ここで、ｎはバンク数で
ある。一般に、コンピュータシステムのキャッシュメモ
リは、ダイレクトマッピングでキャッシュの総容量が同
じ場合、エントリ数が多い方が、ヒット率が高い。本発
明により、１エントリからｎエントリへとエントリ数が
増え、アクセス効率の良いメモリシステムが構築するこ
とができる。

【図面の簡単な説明】

【図１】本発明によるメモリシステムの一実施例を示す
ブロック図である。

【図２】従来の技術によるメモリシステムのブロック図
である。

【図３】DRAMのランダムアクセスモードのタイミングチ
ャートである。

【図４】DRAMのページアクセスモードのタイミングチャ
ートである。

【図５】DRAM内部のブロック図である。

【図６】アクセスアドレス列を示す図である。

【図７】DRAMメモリシステムを含む電子計算機のブロッ
ク図である。

【図８】DRAMバンクのブロック図である。

【図９】本実施例におけるDRAMの各制御信号のタイミン
グチャートである。

【図１０】システムアドレスを、バンクアドレスと行ア
ドレスと列アドレスとに分割する方法を示している図で
ある。

【符号の説明】

10…DRAMバンク#0、11…DRAMバンク#1、12…DRAMバンク
#2、13…DRAMバンク#3、2…バンクデコーダ、3…マルチ
プレクサ、4…タイミングコントローラ、5…行アドレス
ラッチ部、50…行アドレスラッチ#0、51…行アドレスラ
ッチ#1、52…行アドレスラッチ#2、53…行アドレスラッ
チ#3、6…コンパレータ部、7…ページサイズ情報検出
部、801…DRAM内行アドレスラッチ、802…DRAM内列アド
レスラッチ、803…行デコーダ、804…列デコーダ、805
…ワード線、806…センスアンプと行データバッファ、8
07…メモリセルのアレイ、808…RASマスクゲート、809
…CASマスクゲート、891…CPU、892…ROM、893…二次記
憶、894…I/O、895…主記憶、911…データバス、912…
制御バス、913…システムアドレス、9131…バンクアド
レス、9132…行アドレス、9133…列アドレス、92…RAM
バンクセレクト信号、920…RAMバンクセレクト信号#0、
921…RAMバンクセレクト信号#1、922…RAMバンクセレク
ト信号#2、923…RAMバンクセレクト信号#3、93…RAMア
ドレス、941…RAS信号、942…CAS信号、9410…RAS制御
信号、9420…CAS制御信号、943…WE信号、944…MPX信
号、945…LATCH信号、95…ラッチ出力行アドレス、96…
HIT信号。

Claims

【特許請求の範囲】

【請求項１】行アドレスと列アドレスを用いてアクセス
するダイナミックランダムアクセスメモリは行アドレス
を与えるとそれに対応した行のメモリセルのデータが行
データバッファに一旦蓄えられて、次に列アドレスを与
えるとその行データバッファ内のデータをアクセスし、
その後、行データバッファの内容をメモリセルに書き戻
す、毎回のアクセスの度に行アドレスと列アドレスを与える
通常のアクセスモードと、続くアクセスの行アドレスが
等しい場合に列アドレスのみを与えて行データバッファ
内のデータをアクセスする高速なアクセスモードを持
つ、ダイナミックランダムアクセスメモリにより構成し
た複数のメモリバンクと、前記複数のメモリバンクにアクセスする番地を指定する
アドレス情報からバンクを選択する手段と、前記アドレ
ス情報中の行アドレス情報をラッチする行アドレスラッ
チ手段と、前記行アドレスラッチ手段の内容と前記アド
レス情報中の行アドレス情報とを比較する比較手段と、
前記比較手段での比較の結果によりダイナミックランダ
ムアクセスメモリの動作モードを決定し、前記メモリバ
ンクを制御するメモリ制御手段とを備えたメモリシステ
ムにおいて、前記アドレス情報中の行アドレス情報をラッチする各メ
モリバンクに対応した行アドレスラッチ手段と、前記ア
ドレス情報中の行アドレス情報と各バンクに対応した前
記行アドレスラッチ手段の内容とを比較する手段と、前
記比較手段によって比較が一致した場合は選択されたメ
モリバンクを高速なアクセスモードでアクセスし、前記
比較手段によって比較が一致しない場合は選択されたメ
モリバンクを通常のアクセスモードでアクセスしてその
後も行データバッファを有効な状態を保ち、アクセス対
象でないバンクは、行データバッファを有効な状態に維
持するメモリ制御手段とを備えたことを特徴とする高速
メモリシステム。